FPGA用HDLCインタフェース IPにより、既存ASSP ChipからザイリンクスFPGAへの置き換えが可能です。仕様に合わない場合はカスマイズ要求も可能です。
また当IPは、既存ASSPボードと当IP搭載ボードとを接続し、徹底検証済みです。
概略仕様
| 種類 |
機能概要 |
| 対応プロトコル |
BOP、COP、調歩同期 |
| チャネル数 |
全2重 × 2チャネル |
| 送信バッファ |
2段 |
| 受信バッファ |
4段 |
| データフォーマット |
NRZ, NRZI, FM, マンチェスタ（受信のみ） |
| ボーレート |
最大2.2Mbps |
| DMA要求信号 |
送信 × 2、受信 × 2 （送信データ数制御機能付き） |
| 割り込み信号 |
1 （INTACKサイクル対応） |
| テスト機能 |
自己折り返し入力、外部折り返し出力 |
| DPLL |
内蔵 （2チャネル分） |
| ボーレートジェネレータ |
内蔵 （送信 × 2、受信 × 2） |
| スタンバイ機能 |
有り （DPLL、ボーレートジェネレータ停止） |
概略ブロック図
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