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特別セミナー

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最先端の検証手法 ランダム検証導入セミナー
実機検証+シミュレーションに限界を感じている設計者様へ最先端の機能検証手法をご紹介

  半日コース
概要 FPGAの進化(高集積度)にともない、設計以上に検証に多くの時間を費やすケースが増えてきています。
当セミナーでは、現状のシミュレーションおよび実機による検証手法に限界を感じている設計者様に最先端の検証手法であるランダム検証の基礎知識と検証メソドロジ(UVM)をご紹介いたします。

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参加対象
  • 28nmFPGAを採用または採用を検討されている方
  • 先端検証手法の情報を知りたい方
  • ランダム検証導入をご検討中の方
  • 現状のシミュレーション検証に限界を感じている方
参加条件
  • SystemVerilogを用いた検証手法を取り入れたい方
アジェンダ

1.はじめに

  機能検証の現状の課題と最新検証手法
2.ランダム検証とは?

  ダイレクト検証とランダム検証の違い
  ランダム検証の目的と役割 〜なぜランダム検証が必要か?
  検証の自動化の必要性
3.ランダム検証を始めよう!   
  制約付きランダム検証とは?
  テストベンチ基本構成
  機能カバレッジ
  アサーション   
4.SystemVerlogの活用
  SystemVerilogとは?
  SystemVerilogの基礎知識
  オブジェクト指向の基礎知識
5.検証メソドロジ
  検証メソドロジとは?
  UVM(Universal Verification Methodology)の基礎知識
  検証メソドロジ適用のメリット

 

※内容は変更となる場合がございます。

定員 20
受講料 無償
日時・場所
2015/07/15(水) 13:30〜17:00 新横浜 お申し込み

※最少催行人数:10名
※日程は変更となる場合がございます。

 

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