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特別セミナー

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FPGA非同期設計セミナー
〜非同期設計の問題点の理解、非同期回路の設計、検証時のポイント〜

  半日コース有償
概要

 

 

LSIの高機能化にともない、多くの設計で複数のクロックドメインが存在するようになりました。 また、IPなどを活用した場合、知らず知らずのうちに非同期設計となっていることもあります。 非同期の問題はRTLシミュレーションでは発見が困難なため、設計段階でのケアが必要となります。
当セミナーではこの非同期(CDC)回路の問題点をあらためて認識するとともに、当問題を回避するための対処方法を学習頂けます。

参加者全員に非同期回路サンプルをご提供⇒希望者に同期化回路IPのサンプル(VHDL版/Verilog版)をご提供

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参加条件
  • LSI(ASIC/FPGA)設計者
アジェンダ

    1.非同期設計の問題点

      (1)非同期回路の定義

      (2)メタ・ステーブルの問題

      (3)リコンバージェンスによる問題
      (4)データの取りこぼし問題
    2.非同期回路の設計
      (1)着眼点
      (2)同期化回路の挿入
      (3)同期化回路IP化
    3.非同期回路の検証
      (1)着眼点
      (2)構造的チェック
      (3)機能的チェック
      (4)フォーマル検証による非同期回路検証

     

※内容は変更となる場合がございます。

定員 30
受講料 有償 ¥16,200(税込み)
お申し込み 下記「お申し込みボタン」からお申し込みフォームにお進みください。
お支払い方法 事前弊社宛銀行振込み。追ってご連絡いたします。
日時・場所
2018/7/27(金) 13:30〜17:00

新横浜

お申込

※最少催行人数:10名
※日程は変更となる場合がございます。

 

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