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特別セミナー

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FPGA シミュレーション促進セミナー
〜タイミングチャート入力からテストベンチ自動生成、SpecInsight-TEXのご紹介〜

  半日コース
概要
 

FPGAのデバッグに手間取り、実機検証に想定以上の時間がかかった経験は
ありませんか?
最近のFPGAは大規模、複雑化の傾向にあるため、実機検証でFPGAのデバッグを行うのは難しくなってきています。 実機検証の前にシミュレーションを行い、基本的な動作を確認しておくことは実機検証を進める上で必要不可欠なものとなっています。
しかしながら、シミュレーションを行うためにはテストベンチの記述が必要となり、 その記述とデバッグのためには工数確保が必要になるという現実もあります。

そこで、タイミングチャートからテストベンチを自動生成するSpecInsight-TEXを利用することで、設計直後のシミュレーションを簡単に行うことができるようになります。
この結果、設計品質が確保され、実機検証へ円滑に繋げることができます。


このセミナーでは、FPGA設計へシミュレーションを活用するためにテストベンチ記述を
自動化するSpecInsight-TEXとその活用例についてご紹介します。

参加対象
  • シミュレーションをもっと活用したい方
  • これからテストベンチ記述を学ぼうとしている方
  • FPGA設計の改善を行いたいと考えている方
  • 仕様書の共通化を検討されている方
参加条件
  • HDL (VHDL または Verilog) 設計の基礎知識がある方
アジェンダ
  • FPGA設計におけるRTLシミュレーションの意義
  • 検証品質向上につながる仕様書の書き方のポイント
  • SpecInsight-TEXが実現するテストベンチ自動生成機能のご紹介
    • タイミングチャート作成機能
    • テストベンチ自動生成機能
  • SpecInsightファミリの活用によるFPGA検証品質向上の流れ

※内容は変更となる場合がございます。

定員 25
受講料 無償
お申し込み 下記「お申し込みボタン」からお申し込みフォームにお進みください。
日時・場所
2017/6/22(木) 13:30〜17:00 新横浜 受付終了

※最少催行人数:5名

※日程は変更となる場合がございます。

 

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