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Vivado Design SuiteでのアドバンスドFPGA設計

  2日間有償ハンズオンザイリンクス認定コースオンサイト開催可能
概要 このコースは、Vivado Design Suite およびザイリンクス ハードウェアを高度に活用する方法について紹介します。高度なスタティック タイミング解析を利用し、ソース同期インターフェイスおよびシステム同期インターフェイスのタイミング制約を適用する方法を学習します。デザイン パフォーマンスの向上を目的としてフロアプラン手法を駆使し、またプロジェクト ベース デザイン フローや非プロジェクト バッチ デザイン フローで Tcl スクリプトを使用します。

◆ザイリンクス Web (詳細はこちらから)

参加対象
  • ザイリンクス ツールを使用して FPGA のパフォーマンスや使用率を向上させるだけでなく、生産性を加速させることも目的とした高度なトレーニングを希望するエンジニア
参加条件
  • 「FPGA 設計導入」コースの受講
  • 「Vivado での FPGA 設計実践」コースの受講
  • Vivado での FPGA 設計実践」コースの受講
  • Verilog または VHDL の中級レベルの知識
  • ザイリンクス ツールおよび FPGA を使用した設計経験を少なくとも 6 ヶ月間有すること
アジェンダ
  • 「Vivado での FPGA 設計実践」コースの復習
  • 設計手法
  • 高度なタイミング解析
  • システム同期インターフェイスの I/O 制約
  • ソース同期インターフェイスの制約
  • 演習 1: アドバンスド I/O タイミング
  • Pblock の概要
  • フロアプランの手法
  • 演習 2 : デザイン解析およびフロアプラン
  • プロジェクト ベース デザイン フローと非プロジェクト バッチ デザイン フロー
  • プロジェクト ベース フローおよび非プロジェクト バッチ フローを使用したスクリプト記述
  • 演習 3a : プロジェクト ベース フローでのスクリプト記述
  • 演習 3b : 非プロジェクト バッチ フローでのスクリプト記述
  • 補足資料 : HDL コーディング手法

※内容は変更となる場合がございます。

定員 8
受講料 有償 4TC(49,000円・税抜き)
お申し込み 下記「お申し込みボタン」からお申し込みフォームにお進みください。
日時・場所
2015/05/20(水) 10:00〜17:30 新横浜
(hdラボ)
受付終了

※日程は変更となる場合がございます。

オンサイト開催 オンサイト開催についての詳細は担当営業までお尋ねください。またはこちらのフォームからお問い合わせ下さい。
 

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