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ツール

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FPGA設計導入

  1日ハンズオンザイリンクス認定コース
概要

このコースは、ISER ソフトウェア ツールを使用して、デザインをインプリメントし、ザイリンクス FPGA アーキテクチャについて学習します。 ザイリンクス デザインフローを理解することによって、より効率的な設計方法を実現できます。

 

※PALTEKでは「ISEデザインフロー」と「FPGA設計導入」の内容を1日バージョンに凝縮し「初級者のための ISE ハンズオントレーニング」として開催しております。

こちらを参照ください→ http://www.paltek.co.jp/seminar/tool/ise_handson.htm

参加対象
  • 初めてザイリンクスの FPGA を設計する HDL (VHDL または Verilog) の基礎知識を持ったデジタル回路設計者

参加条件
  • HDL (VHDL または Verilog) の使用経験がある方
  • デザイン回路の基礎知識と設計経験のある方
アジェンダ
  • 基本的な FPGA アーキテクチャ
  • ザイリンクス ツール フロー
  • 演習 1:  ザイリンクス ツール フロー
  • レポートを読む
  • 演習 2:  Clocking Wizard とピンの割り当て
  • 演習 3:  PinAhead ツールを使用した I/O プリアサイン
  • グローバル タイミング制約
  • 演習 4:  グローバル タイミング制約
  • 同期設計手法
  • まとめ

※内容は変更となる場合がございます。

定員 10
受講料 無償
オンサイト開催 オンサイト開催についての詳細は担当営業までお尋ねください。またはこちらのフォームからお問い合わせ下さい。
 

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