ISEデザイン入力 （無償・１日間）
| 参加対象 |
これからザイリンクス社開発ツールをご使用される予定の方（2日間じっくりコース： 1日目） |
| 参加条件 |
デジタル回路の基礎知識と設計経験のある方 |
| 主なアジェンダ |
- コース概要とトピックの紹介
- Project Navigatorを使用したプロジェクト
- HDL合成 と XST
- ECS（Engineering Capture System）
- StateCAD
- ISE Simulator
※内容は変更となる場合がございます。
本トレーニングでは「デザイン入力(回路図)」から 「合成（Synthesis）」までとなっております。
デザインの「デバイスへの最適化（Implement）」や「デバイスへの基本構造」を習得したい方は、「FPGA設計導入トレーニング」の受講を併せてご検討下さい。 |
| 定員 |
15名 |
| お申し込み |
詳細は担当営業までお尋ねください。またはこちらのフォームからお問合わせ下さい。 |
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FPGA設計導入 （無償・１日間）
| 参加対象 |
これからザイリンクス社開発ツールをご使用される予定の方（2日間じっくりコース： 2日目） |
| 参加条件 |
- デジタル回路の基礎知識と設計経験のある方
- HDL(VHDLまたはVerilog)の基礎知識がある方
- 「ISEデザイン入力トレーニング」を受講された方 又は、ザイリンクス社開発ツールのデザイン入力方法をマスターされている方
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| 主なアジェンダ |
- コース概要とトピックの紹介
- FPGAの基本アーキテクチャ
- ザイリンクスデザインフロー
- Architecture WizardとPACE
- レポートを読む
- グローバルタイミング制約
- インプリメンテーション オプション
※内容は変更となる場合がございます。
本トレーニングでは「デバイスへの基本構造」や「デバイスへの最適化（Implement）」となっております。デザインの「デザイン入力(回路図)」 から 「合成（Synthesis）」までを習得したい方は、「ISEデザイン入力トレーニング 」 の受講を併せてご検討下さい。 |
| 定員 |
15名 |
| お申し込み |
詳細は担当営業までお尋ねください。またはこちらのフォームからお問合わせ下さい。 |
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FPGA設計実践 （有償・2日間）
| 参加対象 |
デザインのパフォーマンスを改善するためのツール操作（中級）、または設計手法を学びたい方 |
| 参加条件 |
- デジタル回路の基礎知識と設計経験のある方
- HDLの中級程度の知識があるFPGA 設計者の方
- 「初級者のためのISEハンズオントレーニング」 または 「FPGA設計導入トレーニング」受講者、または、同等程度の操作方法をマスターされている方
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| 主なアジェンダ |
［1日目］ |
- FPGA設計導入 コースの復習
- Virtex-4 FPGA リソースを使用した設計
- CORE Generator ソフトウェア システムを使用した設計
- DCM および PMCD を使用した設計
- FPGA 設計手法
- 合成手法
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| ［2日目］ |
- タイミング クロージャの達成
- タイミング グループおよびオフセット制約
- パス指定のタイミング制約
- アドバンス インプリメンテーション オプション
- 消費電力概算 (オプション)
- ChipScope Pro Analyzer (オプション)
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※内容は変更となる場合がございます。
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| 定員 |
8名 |
| お申し込み |
このセミナーは有償です。ザイリンクスWEBサイトからの事前お申し込み が必要です。 |
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アドバンスドFPGA設計トレーニング（有償・2日間）
| 参加対象 |
デザインのパフォーマンスを改善するためのツール操作（上級）、または設計手法を学びたい方 |
| 参加条件 |
- デジタル回路の設計経験のある方
- HDLの中級以上の知識があるFPGA 設計者の方
- 「FPGA設計実践トレーニング」受講者、または、同等程度の操作方法をマスターされている方
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| 主なアジェンダ |
［1日目］ |
- Timing Analyzer、タイミング制約およびタイミング クロージャ
- コマンドライン インプリメンテーション
- TCLスクリプト
- UCFの編集
- タイミング改善、強化および維持
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| ［2日目］ |
- SmartCompile
- Floorplanner : 効率的なレイアウト
- デバッグ時間の短縮
- FPGA Editor: 配線済みデザインの表示と編集
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※内容は変更となる場合がございます。
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| 定員 |
8名 |
| お申し込み |
このセミナーは有償です。ザイリンクスWEBサイトからの事前お申し込み が必要です。 |
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エンベデッドシステム開発トレーニング （有償・2日間）
| 参加対象 |
エンベデッド開発キット (EDK) デザイン環境で、ハードプロセッサ コア (IBM PowerPC ) または、 ソフト プロセッサ コア (MicroBlaze™) とソフト ペリフェラル コアを使用したエンベデッド システム の開発について学びたい方 |
| 参加条件 |
- デジタル回路の基礎知識と設計経験のある方
- HDLの中級以上の知識があるFPGA 設計者の方
- 「初級者のためのISEハンズオントレーニング」 または 「FPGA設計導入トレーニング」受講者、 または、同等程度の操作方法をマスターされている方
- Cプログラミングに関する基礎知識のある方
- 基本的なマイクロプロセッサの経験、PowerPC プロセッサおよび MicroBlaze プロセッサ システム に関する基礎知識のある方
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| 主なアジェンダ |
［1日目］ |
- EDKの概要
- ハードウェア デザイン
- EDK を使用したハードウェア デザイン
- ハードウェア デザインへのIPの追加
- OPB へのカスタムIPの追加
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| ［2日目］ |
- ソフトウェア開発
- アドレス管理
- 基本的なソフトウェア アプリケーションの記述
- ソフトウェア開発および SDK を使用したデバッグ
- システム シミュレーション
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※内容は変更となる場合がございます。
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| 定員 |
8名 |
| お申し込み |
このセミナーは有償です。ザイリンクスWEBサイトからの事前お申し込み が必要です。 |
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エンベデッドシステム ソフトウェア開発トレーニング （有償・2日間）
| 参加対象 |
ザイリンクス エンベデッド システム用のソフトウェアの設計および開発について学びたい方。また、ハードウェア
デザインの完成後、デザイン サイクルにおけるソフトウェアの設計段階で必要となるツールの基本的な使用方法および概念を学びたい方。
※ハードウェア設計の概念および手順についての内容は割愛されています。ハードウェア設計については、他のトレーニングをご利用ください。 |
| 参加条件 |
- C または C++ プログラミングの経験 (一般的なデバッグ テクニックを含む) のある方
- デバイス ドライバ、割り込みルーチン、スクリプトの記述と変更、ユーザー
アプリケーション、ブート ローダ操作を含むエンベデッド プロセッシング システムの概念を理解している方
- 基本的なマイクロプロセッサの経験、PowerPC
プロセッサおよび MicroBlaze プロセッサ システム に関する基礎知識のある方
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| 主なアジェンダ |
［1日目］ |
- プロセッサ、ペリフェラル、およびツール
- ソフトウェア プラットフォーム開発
- XPS を使用したソフトウェア開発
- ザイリンクス環境でのコード記述
- SDK を使用したソフトウェア開発
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| ［2日目］ |
- ソフトウェア プラットフォームのダウンロードとブート
- アプリケーションのデバッグ
- アプリケーションのプロファイル
- カスタム デバイス ドライバの記述
- ザイリンクス デザイン ツールを使用したプロジェクト管理
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※内容は変更となる場合がございます。 |
| 定員 |
8名 |
| お申し込み |
このセミナーは有償です。ザイリンクスWEBサイトからの事前お申し込み が必要です。 |
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アドバンスドエンベデッドシステム開発トレーニング（有償・2日間）
| 参加対象 |
複雑なシステムの構築を目的とした、エンベデッド システムデザインの高度なコンポーネントを理解し、活用する手法について学びたい方 |
| 参加条件 |
- デジタル回路の基礎知識と設計経験のある方
- HDLの中級以上の知識があるFPGA 設計者の方
- 「エンベデッド システム開発 トレーニング」 に参加された方、またはエンベデッド システム デザインおよびザイリンクス EDKツールの経験のある方
- Cプログラミングに関する基礎知識のある方
- 基本的なマイクロプロセッサの経験、PowerPCプロセッサおよび MicroBlazeプロセッサ システムに関する基礎知識のある方
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| 主なアジェンダ |
［1日目］ |
- エンベデッド システム開発の概要
- 外部メモリ コントローラおよびファイル システム
- 割り込み
- ChipScope Pro Analyzer を使用したデバッグ
- OCMバス
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| ［2日目］ |
- システム性能の向上
- ボード サポート パッケージ (BSP)
- BFM シミュレーション
- ブート ローダー
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※内容は変更となる場合がございます。
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| 定員 |
8名 |
| お申し込み |
このセミナーは有償です。ザイリンクスWEBサイトからの事前お申し込み が必要です。 |
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System Generatorを使用したDSPデザイン（有償・2日間）
| 参加対象 |
System Generator for DSP、インプリメンテーションツール、および Hardware In The Loop (ハードウェア協調シミュレーション) 手法を使用して、DSP の機能をインプリメントする方法について学びたい方 |
| 参加条件 |
- デジタル回路の基礎知識と設計経験のある方
- HDLの中級以上の知識があるFPGA 設計者の方
- 「初級者のためのISEハンズオントレーニング」 または 「FPGA設計導入トレーニング」受講者、 または、同等程度の操作方法をマスターされている方
- MATLAB および Simulink の経験がある方
- サンプリング理論に関する基礎知識がある方
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| 主なアジェンダ |
［1日目］ |
- System Generator の概要
- Simulink の基礎
- ザイリンクス デザイン キャプチャの基礎
- 信号配線
- 制御回路のインプリメント
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| ［2日目］ |
- マルチ レート システム
- フィルタの設計
- メモリ
- 高パフォーマンスの達成
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※詳細なアジェンダは、ザイリンクスウェブサイトでご確認下さい。
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| 定員 |
8名 |
| お申し込み |
このセミナーは有償です。ザイリンクスWEBサイトからの事前お申し込み が必要です。 |
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マルチギガビットシリアルI/Oデザイン（有償・2日間コース）
| 参加対象 |
RocketIO™ MGT シリアル トランシーバを Virtex-II Pro FPGA デザインで効果的に使用する方法について学びたい方 |
| 参加条件 |
- デジタル回路の基礎知識と設計経験のある方
- HDLの中級以上の知識があるFPGA 設計者の方
- 「初級者のためのISEハンズオントレーニング」 または 「FPGA設計導入トレーニング」受講者、 または、同等程度の操作方法をマスターされている方
- 高速シリアル I/O 手法 (SONET、ギガビット イーサネット、Infiniband など) の知識がある方
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| 主なアジェンダ |
［1日目］ |
- コースの概要
- クロックとリセット
- 8b/10b エンコーダおよびデコーダ
- カンマと K 符号
- CRC
- クロック調整
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| ［2日目］ |
- チャンネル ボンディング
- Architecture Wizard の概要
- RocketIO デザインのインプリメンテーション
- IP 概要 : Aurora リファレンス デザイン
- 共通シリアル I/O 標準規格での準拠
- PMA の概要
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※詳細なアジェンダは、ザイリンクスウェブサイトでご確認下さい。
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| 定員 |
8名 |
| お申し込み |
このセミナーは有償です。ザイリンクスWEBサイトからの事前お申し込み が必要です。 |
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シグナルインテグリティと基板設計の基礎 （有償・１日間）
| 参加対象 |
FPGA デバイスとハイスピード メモリなどの高速インターフェイスを扱う上で重要なシグナルインテグリティについてや、基板設計における基礎について学びたい方 |
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| 参加条件 |
- デジタル設計者、高速デジタル PCB を開発、評価されている方
- HDLの中級以上の知識があるFPGA 設計者の方
- 「初級者のためのISEハンズオントレーニング」 または 「FPGA設計導入トレーニング」受講者、 または、同等程度の操作方法をマスターされている方
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| お申し込み |
このセミナーは有償です。詳細につきましてはザイリンクスWEBサイトからお問い合わせ下さい。 |
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