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【10/30開催】FPGA開発フローでの機械学習ツールの活用

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【 10/30開催 】Webセミナー

FPGA開発フローでの機械学習ツールの活用

FPGAの論理合成と配置配線でユーザが設定するオプション指定は、その組合せ数は40垓(1垓は10の21乗)にもおよびます。宇宙に存在する恒星の数ほどもある膨大な選択肢の中から、配置配線の収束を試みているのです。
また、ザイリンクス社から従来最大規模であったVirtex UltraScale 440の1.6倍を超える規模のVirtex® UltraScale+™ VU19P FPGAの出荷が開始されました。ASICゲートでの換算規模で4900万ゲートにもなります。

システム全体の設計においてFPGA開発を進める業務の中で、FPGAのタイミング収束、エリアの最適化は、もはや過去の経験値だけで解決することは非常に困難になっています。

概要

開催日時 2020年10月30日(金)13:30~14:30(40分 + Q&A)
受講費用 無償
受講対象者 FPGA開発の効率化、自動化を図りたい設計者・マネージャ
受付締切 2020年10月29日(木)12:00

アジェンダ

・今なぜFPGA最適化が困難なのか

・FPGA最適化のための機械学習ツールInTimeとは

・FPGA最適化サービス

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