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【12/23開催】FPGA非同期設計セミナー~ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ~

【12/23開催】FPGA非同期設計セミナー~ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ~

有償Webセミナー

FPGA非同期設計セミナー
~ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ~

LSIの高機能化にともない、多くの設計で複数のクロックドメインが存在する ようになりました。 また、IPなどを活用した場合、知らず知らずのうちに 非同期設計となっていることもあります。 非同期の問題はRTLシミュレーション では発見が困難なため、設計段階でのケアが必要となります。

当セミナーではこの非同期(CDC)回路の問題点をあらためて認識するとともに、 当問題を回避するための対処方法を学習頂けます。 是非ご活用ください。

セミナー概要

開催日時 2020年 12月23日(水) 13:30 ~ 15:30(2時間)
講師 CMエンジニアリング株式会社
受講費用 Web開催初回特別割引 19,800円(税込)(通常価格27,500円)
(会議室などで複数名での受講をご希望される方は、人数分のお申し込みが必要となります)
お支払い方法 ・事前銀行振込みのみとなります。
・申込完了後、PALTEKから請求書を送付いたします。
・開催前までのお振込が必要となります。
受講対象 LSI(ASIC/FPGA)設計者
参加者特典 参加者全員に同期化回路IPのサンプル(VHDL版/ Verilog版)をご提供
開催方法 Webセミナー形式(チャット機能によりリアルタイムで質疑応答可能です。)
本Webセミナーはウェビナーツール「コクリポ」を利用します。
Webセミナーの視聴にはPC版Google Chrome又はMicrosoft Edgeの最新版ウェブブラウザ、 スマホで視聴する場合はコクリポ公式アプリが必要です。
受講方法 お振込確認後、開催前日までに当日参加のためのURLをメール送信いたします。
キャンセルポリシー キャンセルご希望の場合、 開催日前々日までにご連絡ください。
なお、ご入金後のキャンセルはお受けできませんので予めご了承ください。
受付締切 2020年12月18日(金)12:00

アジェンダ

  • 非同期設計の問題点
     (1)非同期回路の定義
     (2)メタ・ステーブルの問題
     (3)リコンバージェンスによる問題
     (4)データの取りこぼし問題
  • 非同期回路の設計
     (1)着眼点
     (2)同期化回路の挿入
     (3)同期化回路IP化
  • 非同期回路の検証
     (1)着眼点
     (2)構造的チェック
     (3)機能的チェック
     (4)フォーマル検証ツール使用例
  • 非同期設計・検証の文書化
     (1)着眼点
     (2)機能仕様書
     (3)検証仕様書

 

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