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【2/18開催】書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術〜FPGAの品質を左右する全集中の記述にはツールが不可欠〜

【2/18開催】書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術〜FPGAの品質を左右する全集中の記述にはツールが不可欠〜

ウェビナー

書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術〜FPGAの品質を左右する全集中の記述にはツールが不可欠〜

FPGA設計フローの中で、論理合成やシミュレーション、配置配線よりずっと手前の段階、RTLを記述した瞬間に設計品質は決まってしまいます。
また遠い昔から使われてきたブロックでも、何かしらの変更が加えられた瞬間に品質の低さが露呈してしまうこともあります。
書いた瞬間に決まっている設計品質の問題がFPGAの実機で見つかると、改修に要するコストは数十倍にもなるため、設計の極めて初期の段階で問題を特定し改修することが原則です。
一方で設計の途中で新たな仕様が追加されたり、擦り合わせの結果、意図していなかった仕様だったことが判明することも珍しくなく、 常に全集中の記述が可能な環境は、もはや理想でしかありません。
そこで必要なことは、属人性を排除し、定められた品質かどうかを常にチェックできる環境を構築することです。
このウェビナーでは最新のQuesta Lintを使ったフローとその有効性について説明します。

※当ウェビナーは2021年10月29日開催のものと同じ内容となります

 

こんな方にお奨めです!

  • 初歩的なミスによる設計の後戻りを減らしたい
  • 熟練FPGA設計者のノウハウを社内に共有化させたい
  • デザインレビューの効率化をはかりたい
  • 最低限の設計フロー/ルールの整備を行いたい

 

ウェビナー概要

開催日時 2022年2月18日(金) 13:30~14:30
受講費用 無償
受講対象 ・FPGA設計者、テストエンジニア
・FPGAプロジェクトマネージャー
開催方法 ウェビナー形式(チャット機能によりリアルタイムで質疑応答可能です。)
ウェビナーツール「Zoom」を利用します。
参加方法 開催前日までにお申込いただいた方へウェビナー入場用のURLを別途メールにてお知らせいたします。
メールが届かない方は、迷惑メールフォルダをご確認いただくか、お問合せフォームにてご連絡ください。
備考 ※当ウェビナーは2021年10月29日開催のものと同じ内容となります
※競合製品取り扱い企業様の申込については、お断りする場合がありますので予めご了承ください。
※個人およびフリーメールアドレスによるお申込み、また過去に同ウェビナーを受講されたことのある方のご参加はお断りしています。
受付締切 2022年2月17日 (木) 12:00

アジェンダ

  • RTL設計検証の効率化に向けて
    - 非効率なRTL設計の原因
    - 早期不具合検出のメリット
    - RTL設計初期検証による大きな手戻り削減
  • 静的解析ツールを使った高効率フロー
  • Lintツールとは?
  • 配慮が必要なチェック項目のご紹介
  • Questa Lint実行フロー

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