PALLETS Channelのご案内

・4つのHW設計ツール
・Vivado® Design Suite 、SDK、HLS、SDSoC™

FPGA の型式や評価ボードを指定し、プロジェクトの作成方法を紹介

IP の生成方法 と RTL をIP 化する方法を紹介

・論理合成オプション設定方法
・RTL 記述なしでのデバッグコア生成方法

・インクリメンタルコンパイル紹介
・配置配線オプション設定方法紹介

タイミングレポート出力方法

・FPGAへの書き込みファイルの生成と書き込み方法
・FPGA内部動作を確認するデバッグ方法紹介

サンプルデザイン生成方法紹介（デバッグ時に使用）

デバッグ時に有効なILA とVIO 2つのIP紹介

トランシーバ用のデバッグIPで送信側、受信側設定出来ます

各プロセス毎にレビューステップを設けてる後戻り工数を削減する手法

ピン処理等をまとめたチェックシートのダウンロードと使用方法を紹介

7シリーズMIGに関するクロックと終端抵抗の質問をまとめました

UltraScale™ シリーズ MIGに関するクロックと終端抵抗の質問をまとめました

配線長の規定を守ることで、安心・安全なインターフェースが確立

7シリーズ トランシーバについて
クロックの回路構成や共有幅、電源関連ピンの接続方法を紹介

UltraScale™ シリーズ トランシーバについて
クロックの回路構成や共有幅、電源関連ピンの接続方法を紹介

Zynq®-7000 All Programmable SoC について
PS 部分の、クロックとリセット信号の回路図注意点をまとめました

・使用率入力などの概算見積もり方法
・デザインを使用する詳細な見積もり方法紹介

基板設計時に必要なIBIS モデルの入手方法を紹介

・DDR コントローラのアービトレーション設定を紹介
・PL DDR からPS DDR への画像一括転送を効率的に

評価ボードの初期動作確認

4つのEdition と2つのライセンス形態の特徴を紹介

ご使用のPCへのライセンス設定方法を紹介

ご使用のサーバにライセンス設定方法

Vivado® Design Suite のライセンス設定についてよくある質問をまとめました

・64bit OS対応
・コメントアウト文字色変更可能

合成と配置配線のアップデート点を紹介

IP に関するアップデート点を紹介

新登場のAXI Verification IP を紹介

新登場のTSN (Time Sensitive Network) IP を紹介

新製品Spartan-7 の最新情報あり

Zynq®-7000 All Programmable SoC概要

UltraScale™ シリーズ概要

UltraScale+™ シリーズ概要

Zynq UltraScale+™ MPSoC 概要

ソフトウェア処理の一部をハードウェアで構築することで、皆様の悩みが解消されます

Zynq®-7000 All Programmable SoC をはじめて使用した方のインタビュー動画

Video Codec Unit 搭載 Zynq® UltraScale+™ MPSoCを使用したデモンストレーション

機械学習についておさらいからお話します

機械学習をFPGA に実装するメリットを紹介

独自開発のトランス形状により、位置ズレに対しても、高い電源変換効率を実現

デジタルAC/DC 電源であるBDG シリーズを、開発者のインタビューとデモを交えて紹介
セミカスタム電源の柔軟性に加え、デジタル電源のメリットを生かし、多種多様な電源要求に応えることが可能