Yocto ProjectによるLinuxの作成 Vol.3 ～カスタム・ボードのためのLinux作成～
PetaLinuxをお使いのみなさま、こんにちは。Yocto ProjectによるLinuxの作成方法の第3回目です。 今回はカスタム・...
【なぜFPGAでAI実装しない？】皆の誤解を解いて真実を知れば簡単実装できます
皆さまこんにちは！TEPPE-AIです！ 今回ご紹介するのは 『【なぜFPGAでAI実装しない？】皆の誤解を解いて真実を知れば簡単実装で...
PCIeを理解する～規格・構成・転送レートの基礎知識～
みなさん、こんにちは。 本ブログでは、PCI Expressについてわかりやすく解説していきます。コンピュータからサーバー、組み込み機器...
【回路設計ヒント】どうする？FPGAの端子アサイン ～ユーザーI/O編～
皆さん、こんにちは。FPGAの端子アサインはどのように決定していますか？ FPGA設計者が主体で決めている 回路（基板）設計者が主体で決...
【回路設計ヒント】どうする？FPGAの端子アサイン ～クロック専用端子編～
皆さん、こんにちは。FPGAの端子アサインはどうやって決めていますか？ FPGA設計者が主体で決めている 回路（基板）設計者が主体で決め...
【回路設計ヒント】どうする？FPGAの端子アサイン ～コンフィグレーション編～
皆さん、こんにちは。FPGAの端子アサインはどのように決定していますか？ FPGA設計者が主体で決めている 回路（基板）設計者が主体で決...
クロックドリフトがVoIPの音声品質に与える影響と対策
VoIP（Voice over IP）は、インターネットプロトコルを使用して音声通信を行う技術として広く普及しています。この技術により、...
MRDIMMとは？次世代サーバの性能を飛躍的に向上させる最新メモリ技術！
本ブログでは、Micron社が2024年7月にサンプル出荷を開始したMRDIMMについて、その仕組みや性能、特徴を紹介します。 サーバの...
機能検証への機械学習適用についての考察（Design and Verification LANDSCAPE 2023-Vol3）
目次 はじめに 機能検証フローにおける膨大なデータ 機械学習適用対象としての機能検証 機械学習適用が議論されている検証タスク 機械学習の...
IEEE 1800 - 2023 (SystemVerilog) 改善点ダイジェスト（Design and Verification LANDSCAPE 2023-Vol2）
目次 はじめに Verilog / SystemVerilog標準化の歴史 P1800 2023 Working Groupの活動 IE...
RDC – リセットドメイン・クロッシングと呼ばれる新たな設計上の注意点とその検証（Design and Verification LANDSCAPE 2023-Vol1）
目次 はじめに RDCメタスタビリティ発生のメカニズム RDCメタスタビリティの発生を抑止する対策 CDC同期化回路を兼ねたRDC対策 ...
イーサネット技術の進化とギガビットイーサネットの仕組み
はじめに 皆さん、こんにちは。2024年現在、インターネットが一般に普及してからおよそ30年以上が経過しました。30年という期間が長いか...
Yocto ProjectによるLinuxの作成 Vol.2 ～Vivado™で設計したデザインを取り込む方法～
Petalinuxをお使いのみなさま、こんにちは。Yocto ProjectによるLinuxの作成方法の第2回目です。 今回は評価ボード...
コスト効率と長期供給を両立するAMD FPGAファミリ
高性能かつ柔軟性に優れたFPGA（Field-Programmable Gate Array）を採用する際、コスト効率の最適化と長期供給...
Vitis™ AI 3.5環境のKV260向けDPU実装手順のご紹介
皆さま、こんにちは。Vitis™ AI 3.5環境でKV260向けにDPUを実装したいけど、チュートリアルがない・・・ そんな経験をお持...
PetaLinux®の起動時表示ログを短くする方法
このブログは「FPGA設計ブログ一覧」の6. 実機評価のひとつです。 目次 はじめに 使用ツール /proc/cmdlineを変更 - ...
PetaLinux®のflashcp機能を使用したSDカードからQSPIへのBOOTファイル書き込み方法
このブログは「FPGA設計ブログ一覧」の5. プログラミング（FPGAへの書き込み）のひとつです。 目次 はじめに 使用ツール 書き込み...
ModelSim/QuestaSim SystemVerilogアサーションのすすめ
ModelSim DE/QuestaSimではSystemVerilogアサーションが標準機能として使用可能です。標準機能のため追加費用...
SystemVerilogの基礎知識（検証編）【その５：typedef】
みなさん、こんにちは。 SystemVerilogは、「記述の簡略化」、「その簡略化によって防げる記述ミス」、「解析にかかる時間削減」な...
無償化したAIモデル最適化ツール「Vitis™ AI Optimizer」を試してみた（検証編）
皆さまこんにちは！TEPPE-AIです！ 今回ご紹介するものは 『無償化したAIモデル最適化ツール「Vitis™ AI Optimize...
最近の記事
タグ
- FPGA (219)
- 設計 (147)
- 検証 (80)
- Vivado (71)
- ModelSim (41)
- 半導体 (40)
- AI (37)
- 受付終了 (36)
- メモリ (25)
- Micron (25)
- Vitis (22)
- MPSoC (22)
- モデルベース開発 (19)
- Vitis AI (19)
- Versal (18)
- Simulink (16)
- QuestaSim (14)
- SSD (13)
- サーバ/ストレージ (11)
- 電源 (10)
- SystemVerilog (10)
- アナログ回路 (9)
- 受付中 (9)
- Nexperia (9)
- GPU (8)
- VoIP (7)
- MPS (7)
- IoT (6)
- ディスクリート/ロジック (6)
- 5G (6)
- アサーション (6)
- クロック (6)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- Microchip (3)
- 組み込みLinux (3)
- イーサネット (2)
- マイコン (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- クラウド (2)
- Questa Lint (2)
- MaxLinear (2)
- EOL (1)
- CPUボード (1)
- PCIe (1)
- sXGP (1)
- プライベートネットワーク (1)