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株式会社PALTEK > デザインサービス事業 > FPGA設計ブログ一覧

FPGAの設計・検証にお役立ち

FPGA設計ブログ一覧

このページでは、FPGAの設計・検証フローに関する技術ブログのリストを掲載しています。

FPGA設計の基礎から実践的なトピックまで、FPGA設計エンジニアが必要とする情報を、コーディング、シミュレーション、論理合成、インプリメント、プログラミング、実機評価の6つのステップで紹介しています。

VHDL初級編から始まり、テストベンチ作成、シミュレーションのノウハウ、Vivado®やModelSim®の使用方法についても解説していますので、FPGAの設計・検証に関する情報をお探しの方はぜひともご活用ください。

FPGAの設計・検証フロー

タイトルのボックスをクリックすると、該当部分に移動します。

1.コーディング
IP設定
プリミティブ設定
2. シミュレーション
3. 論理合成
（ツールが言語を回路図化する）
4. インプリメント
（配置配線）
5. プログラミング
（FPGAへの書き込み）
6. 実機評価

1. コーディング・IP設定・プリミティブ設定

【新人ブログミンガラバー】VHDL初級編　part.1　～VHDL記述の基本フォーマット～

このブログでは新人が研修で学んだVHDL記述の基本フォーマット、VHDLやVerilog-HDLについてを紹介しています。
研修ではVHDLの基本を5回にわけて一つずつ実践しました。ブログも5回にわけ、演習(1)から(5)として紹介します。

【新人ブログミンガラバー】VHDL初級編　part.2　～組み込み回路～

演習の2回目は「組み込み回路」です。

【新人ブログミンガラバー】VHDL初級編　part.3　～順序回路～

演習の3回目は「順序回路」です。

【新人ブログミンガラバー】VHDL初級編　part.4　～階層設計～

演習の4回目は「階層設計」です。

【回路設計ヒント】トランシーバのリファレンスクロックをユーザークロックとして使用する方法

AMD社のUltraScale™ アーキテクチャをベースに、トランシーバのクロック入力端子(MGTREFCLK)に接続されているクロックを、ユーザークロックとして使用する方法を紹介します。

System Verilogの基礎知識【その１】

Verilogの上位互換である「System Verilog」の概要について紹介します。

System Verilogの基礎知識【その２】

Verilogの上位互換である「System Verilog」で便利になった内容をお伝えします。
このブログでは、moduleの信号接続、bit幅の簡略化について紹介します。

AMD 7シリーズFPGAでのIP設定変更が正しく反映されないときの解決方法
（LogiCORE™ IP 7 シリーズ FPGAs Transceivers Wizard）

本ブログでは、LogiCORE™ IP 7 シリーズ FPGAs Transceivers Wizardの設定変更が正しく反映されない現象における回避方法を紹介します。

HDL PROJECT　Block Memory Generator(8.4)でURAMを使用する方法(一例)

このブログでは、HDL DESIGNを使用したIPIのモジュールを読み出し方法で、Block Memory GeneratorからURAMを選択する方法を紹介します。

System Verilogの基礎知識（検証編）【その２：関数rose・fell・stable】

「System Verilog」の機能の一つにアサーションがあります。
本ブログでは、アサーションでよく使用する関数（rose・fell・stable）の記述例についてご紹介しています。

System Verilogの基礎知識（検証編）【その３：関数past、onehot / onehot0】

「System Verilog」の機能の一つにアサーションがあります。
本ブログでは、アサーションでよく使用する関数（past、onehot / onehot0）の記述例についてご紹介しています。

2. シミュレーション

【新人ブログミンガラバー】VHDL初級編　part.5　～テストベンチ作成～

このブログでは新人が研修で学んだVHDL記述の基本フォーマット、VHDLやVerilog-HDLについてを紹介しています。
研修ではVHDLの基本を5回にわけて一つずつ実践しました。ブログも5回にわけ、演習(1)から(5)として紹介します。
演習の5回目は「テストベンチ作成」です。

【FPGAテストベンチ/検証ノウハウ】テストベンチによるクロック信号/リセット信号の生成（Verilog編）

一度作成しておくと汎用的に再利用が可能なテストベンチによるクロック信号/リセット信号の生成（Verilog編）について説明しています。

【FPGAテストベンチ/検証ノウハウ】テストベンチによるクロック信号/リセット信号の生成（VHDL編）

一度作成しておくと汎用的に再利用が可能なテストベンチによるクロック信号/リセット信号の生成（VHDL編）について説明しています。

【FPGAテストベンチ/検証ノウハウ】テストベンチTEXTIOの使い方（VHDL編）

テストベンチTEXTIOの使い方（VHDL編）と題し、ライブラリの追加、入出力ファイルの登録、入出力ファイルのサンプル、TEXTIOコマンド、実行サンプルについて説明しています。

【FPGAテストベンチ/検証ノウハウ】テストベンチTEXTIOの使い方（Verilog編）

テストベンチTEXTIOの使い方（Verilog編）と題し、ライブラリの追加、入出力ファイルの登録、入出力ファイルのサンプル、TEXTIOコマンド、実行サンプルについて説明しています。

【FPGAテストベンチ/検証ノウハウ】テストベンチTEXTIOの使い方～応用～
Vivado®ロジックアナライザーでキャプチャしたデータを利用する（Verilog編）

テストベンチTEXTIOの使い方（Verilog編）の応用編として、Vivado®ロジックアナライザーでキャプチャしたデータを、Verilog-HDLで書かれたテストベンチから読み出してシミュレーションする方法を紹介します。

【FPGAテストベンチ/検証ノウハウ】テストベンチTEXTIOの使い方～応用～
Vivado®ロジックアナライザーでキャプチャしたデータを利用する（VHDL編）

テストベンチTEXTIOの使い方（VHDL編）の応用編として、Vivado®ロジックアナライザーでキャプチャしたデータを、VHDLで書かれたテストベンチから読み出してシミュレーションを行う方法を紹介します。

【FPGAテストベンチ/検証ノウハウ】シミュレーション豆知識～波形をアナログ表示にしてみる～

ModelSim®やVivado®での波形の表示方法を紹介します。

【FPGAテストベンチ/検証ノウハウ】シミュレーション豆知識～任意の信号をバス信号にしてみる～

ModelSim®やVivado®での任意の信号をバス信号にする方法を紹介します。

【FPGAテストベンチ/検証ノウハウ】シミュレーション豆知識～文字表示で視認性を高めてみる～

シミュレーションでは波形信号のLow/Highや数字を見て動作を確認されていると思います。このブログでは、動作波形と一緒に文字を表示する方法を紹介します。

【FPGAテストベンチ/検証ノウハウ】DDRメモリモデルの初期値設定方法

シミュレーションを行う際のDDRメモリモデルの初期値設定方法を紹介します。

【ModelSim®使用方法】結果波形の比較方法

デザイン移植の際の等価性チェックやデザインのレグレッションのチェック、動作不具合部分の抽出などにご活用いただけるSiemens社ModelSim®で行ったシミュレーションの結果波形での比較確認の方法について説明しています。

【ModelSim®使用方法】ModelSim®単独で使用する場合のVivado® ML Edition IPライブラリの設定方法

AMD社のVivado® ML Editionと連携せずにModelSim/QuestaSim単体でシミュレーションされる方向けに、Vivado® ML Edition のIPライブラリを設定する方法を紹介します。

【ModelSim®使用方法】ModelSim®単独で使用する場合のVivado® IPライブラリの特定と設定方法

ModelSim®単独で使用する場合のVivado® IPライブラリの特定と設定方法を紹介します。

Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP（VIP）を利用したシミュレーション（基本編）
～VIPの概要とbase sample designの環境構築～

AMD社のVivado®2020.2においてZynq® UltraScale+™ MPSoC Verification IP（VIP）を利用したシミュレーションに関するサンプルデザインの作成方法や、GPIO、BRAM、CDMA、DDR4のシミュレーション方法を紹介します。EXAMPLEデザインもダウンロードいただけます。

Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編①）
～外部LED駆動とAXI BRAMのデータ比較のテストベンチサンプル：サンプルデザインあり～

AMD社のVivado®2020.2においてZynq® UltraScale+™ MPSoC Verification IP（VIP）を利用したシミュレーションに関する外部LED駆動とAXI BRAMのデータ比較のテストベンチ作成を紹介します。EXAMPLEデザインもダウンロードいただけます。

Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編②）
～AXI CDMAエンジンの駆動＆割り込み検出：サンプルデザインあり～

AMD社のVivado®2020.2においてZynq® UltraScale+™ MPSoC Verification IP（VIP）を利用したシミュレーションについて紹介します。
デザインにAXI-CDMAを追加し、割り込みを使用するサンプルデザインの作成と、Zynq® UltraScale+™ MPSoC Verification IPを用いた割り込み検出を含めたAXI CDMAシミュレーションを行います。EXAMPLEデザインもダウンロードいただけます。

Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編③）
～DUAL Zynq® UltraScale+™ MPSoCのシミュレーション方法：サンプルデザインあり～

複数のZynq® UltraScale+™ MPSoCデバイスを使用して構成したシステムのFPGA間通信を含めた統合シミュレーションが必要になったことを背景に、DUAL VIPを利用したシミュレーションを紹介します。EXAMPLEデザインもダウンロードいただけます。

System Verilogの基礎知識（検証編）【その１：概要】

Verilogの上位互換である「System Verilog」で便利になった内容をお伝えします。本ブログでは、アサーションについて紹介します。

3. 論理合成（ツールが言語を回路図化する）

Vivado® Design Suite でIEEE-1735によるソースコード暗号化

FPGAや適応型SoCでの開発においてソースコードを公開したくない場合に活用可能な、AMD社Vivado® Design SuiteではIEEE-1735によるソースコード暗号化の手順についてお伝えします。

Vivado®2020.2 MPSoCプロジェクト修復の一例

開発中のVivado® MPSoCプロジェクトが破損してしまった際のプロジェクトの修復方法について、実際に起きた現象とその対策を紹介します。

Vivado® ML Editionで表示されるメッセージについて【第1回】

AMD社のVivado® ML EditionでSynthesis/Implementationの実行時に表示されるメッセージについて解説します。
さらにSynthesis実行時に表示されるメッセージについても実際の例を用いて記載します。

Vivado® ML Editionで表示されるメッセージについて【第2回】

4. インプリメント（配置配線）

【Vivado®で使用するXDCファイルの基本的な記述例】第1回端子配置設定、クロック設定編

AMD社のVivado® ML Editionで使用する「XDCファイル」の基本的な記述について解説します。
本ブログでは端子配置設定の中の、「端子配置設定」、「クロック設定」について説明します。

【Vivado®で使用するXDCファイルの基本的な記述例】第2回コンフィグレーション設定、タイミング設定編

AMD社のVivado® ML Editionで使用する「XDCファイル」の基本的な記述について解説します。
本ブログでは、「コンフィグレーション設定の方法」と「タイミング設定」について説明します。

【Vivado®で使用するXDCファイルの基本的な記述例】第3回バススキュー制約、優先順位、物理的制約編

AMD社のVivado® ML Editionで使用する「XDCファイル」の基本的な記述について解説します。
本ブログでは、「バススキュー制約」、「優先順位」、「物理制約」について説明します。

【Vivado®で使用するXDCファイルの基本的な記述例】第4回 Vivado®からみるXDCファイルの優先度、省略できる記述

AMD社のVivado® ML EditionsおよびVivado® design Suiteで使用する「XDCファイル」の基本的な記述について解説します。
本ブログではVivado® ML Edition からみるXDCファイルの優先度、省略できる記述などの補足情報について説明します。

【Vivado®で使用するXDCファイルの基本的な記述例】第5回 XDCファイルの基本的な記述について

AMD社のVivado® ML EditionsおよびVivado® design Suiteで使用する、「XDCファイル」の基本的な記述について解説します。
本ブログでは、UCF制約からXDC制約への移行について説明します。

PetaLinux® ビルド時間の短縮方法

本ブログでは、petalinux® 2020.2を使用する際のビルド時間の短縮方法について説明します。

5. プログラミング（FPGAへの書き込み）

Zynq® UltraScale+™ MPSoCにおける U-bootを使ってeMMCデバイスを書き込む方法（JTAG編）

AMD社のZynq® UltraScale+™ MPSoCにおいて、eMMCデバイスからPetaLinuxツールをBOOTする際、U-bootを使ってeMMCデバイスを書き込む方法を紹介します。

Zynq® UltraScale+™ MPSoCにおける U-bootを使ってeMMCデバイスを書き込む方法（TFTP編）

AMD社のZynq® UltraScale+™ MPSoCにおいて、eMMCデバイスからPetaLinuxツールをBOOTする際、U-bootを使ってeMMCデバイスを書き込む方法（高速のTFTPを利用する方法）を紹介します。

【回路設計ヒント】Microsoft Windows 10 でのiMPACT書き込み

本ブログは、久しぶりにISE14.7を使わなければならなくなった方に向けに、Microsoft Windows 10 でのiMPACT書き込みについて紹介します。

Zynq® UltraScale+™ MPSoCにおける U-bootを使ってeMMCデバイスを書き込む方法（SD Card編）

AMD社のZynq® UltraScale+™ MPSoCにおいて、eMMCデバイスからPetaLinuxツールをBOOTする際、U-bootを使ってeMMCデバイスを書き込む方法（書き込み時に、開発環境に依存しないSD Card経由の方法）を紹介します。

Zynq® UltraScale+™ MPSoC　PetaLinuxでQSPI起動データの作成（前編）

AMD社のZynq® UltraScale+™ MPSoCのPetaLinuxをBOOTする際には JTAG、SD、QSPI、eMMC、TFTPなど数種類の方法があります。
本ブログでは、PetaLinuxでQSPI用BOOTデータの生成方法を紹介します。

Zynq® UltraScale+™ MPSoC　PetaLinuxでQSPI起動データの作成（後編）～書き込み方法～

AMD社のZynq® UltraScale+™ MPSoCのPetaLinuxをBOOTする際には JTAG、SD、QSPI、eMMC、TFTPなど数種類の方法があります。
本ブログでは、u-bootを利用したQSPIデータの書き込み方法を紹介します。

PetaLinux® U-bootを変更する方法

PetaLinux® 2020.2を使用する際のU-bootのカスタマイズ方法を紹介します。

PetaLinux® FSBLを変更する方法

PetaLinux® 2020.2を使用する際のFSBLを変更する方法を紹介します。

Zynq® UltraScale+™ MPSoC　PetaLinux® FSBL起動時のQSPI CLOCKの変更方法

PetaLinux® 2020.2を使用する際、AMD社のZynq® UltraScale+™ MPSoC FSBLを起動したときのQSPI CLOCKの変更方法や、PetaLinux®の環境でFSBLを変更する方法を紹介します。

6. 実機評価

ネットリスト選択によるILAのデザインへの挿入

AMD社のVivado® ML Editionは、波形内部の波形を観測できるILAをデザインに挿入することができます。
本ブログでは合成後にネットリストを選択して挿入する方法を紹介します。

IPコアによるILA,VIOのデザインへの挿入

AMD社のVivado® ML Editionは、波形内部の波形を観測できるILAとVIOをデザインに挿入することができます。
本ブログでは、IPコアを使ってILA/VIOを挿入する方法を紹介します。

MPSoC-DDR4間のBGA接続テスト①FPGA実装編

本ブログはDDR4の接続テストモードを利用し、DDR4とFPGA間の接続テスト方法を紹介します。
なお、本ブログ内でで使用したEXAMPLEデザインもダウンロードいただけます。

IBERTデザインの使用方法【第1回】

AMD社のVivado® ML Editionにはトランシーバを評価するためのIBERTがあります。
本ブログでは、IBERTデザインの作成方法を紹介します。

IBERTデザインの使用方法【第2回】

AMD社のVivado® ML Editionにはトランシーバを評価するためのIBERTがあります。
本ブログでは、作成したIBERTデザインの基本的な使用方法を紹介します。

【FPGA検証ノウハウ】Vivado®ロジックアナライザーを便利に使ってみる（Advanced triggerの使い方）～準備・概要編～

Vivado®に搭載されているロジックアナライザーを便利にする「Advanced trigger」の使い方を紹介します。今回は準備・概要編です。

【FPGA検証ノウハウ】Vivado®ロジックアナライザーを便利に使ってみる（Advanced triggerの使い方）～記述編～

Vivado™に搭載されているロジックアナライザーを便利にする「Advanced trigger」の使い方を紹介します。今回は記述編です。

【FPGA検証ノウハウ】Vivado®ロジックアナライザーを便利に使ってみる（Advanced triggerの使い方）～実践編～

Vivado™に搭載されているロジックアナライザーを便利にする「Advanced trigger」の使い方を紹介します。今回は実践編です。

基板設計・評価関連

【回路設計ヒント】多ピンFPGA・適応型SoCの回路図CADシンボル作成

ピン数が多いのFPGAおよび適応型SoCのシンボル作成に便利な情報を紹介します。

【回路設計ヒント】IBISモデルの出力

AMD社ウェブサイトからIBISモデルをダウンロードして使用する方法ではなく、設計ツールVivado® Design Suiteから各端子の設定情報付きでIBISモデルを出力する方法を紹介します。

【回路設計ヒント】FPGAの端子と回路図の接続信号との確認方法

回路内でのFPGAの配線接続の確認について、CADから得られる情報と端子表を使って確認する方法を紹介します。

【回路設計ヒント】トランシーバのリファレンスクロック使用時の注意点

回路図を作成する際にクロックを適切に接続していないと、トランシーバを駆動させることができないなど問題が発生するため、注意が必要です。このブログでは、トランシーバのリファレンスクロックを使用する際の注意点を紹介します。

【回路設計ヒント】MIGのピンスワップ

FPGAの端子配置をしても基板のパターン設計時に端子をスワップすることが必要になる場合があります。このブログでは、MIGでアサインしたメモリ端子をスワップする際の注意点を紹介します。

MPS電源デバイスの書き込み【第1回】～書き込み手順編～

既存の電源デバイスでは、電源の投入順や必要な電圧、基板サイズの小型化、部品数の削減などが実現できない場合があり、その場合プログラム可能な電源デバイスを使用することが考えられます。
このブログでは、MPS社の電源デバイスの書き込みついて紹介します。

MPS電源デバイスの書き込み【第2回】～ソフトで設定できるパラメータ編～

既存の電源デバイスでは、電源の投入順や必要な電圧、基板サイズの小型化、部品数の削減などが実現できない場合があり、その場合プログラム可能な電源デバイスを使用することが考えられます。
このブログでは、MPS社の "MPM54304"のパラメータについて紹介します。

MPS電源デバイスの書き込み【第3回】～Virtual Bench Proの機能編～

既存の電源デバイスでは、電源の投入順や必要な電圧、基板サイズの小型化、部品数の削減などが実現できない場合があり、その場合プログラム可能な電源デバイスを使用することが考えられます。
このブログでは、Virtual Bench Proの他の機能について紹介します。

【MPSoC応用例】ファン回転速度の検出＆回転速度の制御

ファン回転速度の検出および回転速度の制御回路を紹介します。
前提条件は回転速度検出および制御可能なファンを使っていること（4端子）です。

Versal Acap関連

【Versal ACAP】 Versal™ AI コアシリーズ VCK190 評価キットを動かしてみた【紹介動画付き】

Versal™についての簡単に紹介し、最新の基板にすぐ触れたい方や実際に動いている様子を知りたい方へ、「実機動作の様子」と「動作させるための手順」について解説します。

【Vivado® ML Edition 2021.1】を使ってVCK190 評価キットのプロジェクトを作成してみた

AMD社のツール「Vivado® ML Edition 2021.1」を使って、Versal™ AI コアシリーズ VCK190 評価キットのシンプルなプロジェトを作成し、書き込みしましたので、その内容を紹介します。

【Versal™ ACAP】機能紹介 NoC編

Versal™ ACAPにおいて、AI Engine（AIE）やプロセッシングシステム（PS）、プログラマブルロジック (PL) などを繋ぐインターコネクトである、NoC（Network on Chip）の特徴や導入メリットについて紹介します。

【Versal™ACAP】機能紹介 NoC編(2)

Versal™ ACAPのNoC（Network on Chip）を、Vivado® ML Edition上でシミュレーションするための準備について紹介します。

【Versal™ACAP】機能紹介 NoC Simulation編

Versal™ ACAPのNoC（Network on Chip）のSimulation実行までの様子とデザイン内のSimulationに関する機能について紹介します。

【Versal™ACAP】機能紹介 NoC Simulation編 part2

Versal™ ACAPのNoC（Network on Chip）のSimulation実行時に生成されるsim_wrapperとxlnoc.bdについて説明します。

【Versal™ACAP】Targeted Reference Design Build 2021.1版

Versal™ AI コアシリーズ VCK190 評価キットのTargeted Reference Designの概要の説明とBuildしてみた上での注意点を紹介します。

【Versal™ACAP】MIPI Example Design【Vivado® ML 2021.1】

MIPIのカメラモジュール、LI-IMX274MIPI-FMCを使ってVersal™ AI コアシリーズ VCK190 評価キット上でMIPI Example Designを動作させる際の過程や注意点を紹介します。

【Versal™ACAP】I2C Example Design【Vivado® ML 2021.1】

Versal AI コアシリーズ VCK190 評価キット上でI2C Example Designを動作させる際の過程や注意点をまとめたので紹介します。

【Versal™ACAP】HDMI Example Design【Vivado® ML 2021.2】

VCK190上でHDMI Example Designを動作させる際の過程や注意点をまとめましたので紹介します。

【Versal™ACAP】I2C Example Design Clock切り替え編 Part1【Vivado® ML 2021.2】

VCK190のI2C Example Design を使って、ボード上のOSCをI2Cで設定変更し、I2C制御コマンドで、OSCの周波数が変わる様子をVIOで確認できるまでの過程を紹介します。
第1回の本稿では、デザイン準備でSD Bootイメージ作成までを紹介します。

【Versal™ACAP】I2C Example Design Clock切り替え編 Part2【Vivado® ML 2021.2】

VCK190のI2C Example Design を使って、ボード上のOSCをI2Cで設定変更し、I2C制御コマンドで、OSCの周波数が変わる様子をVIOで確認できるまでの過程を紹介します。
第2回では、実機確認編で周波数切り替わりまでを紹介します。

【Vivado® ML 2022.1】をインストールしてVCK190 評価キットのプロジェクトを作成してみた

Vivado® ML Edition 2022.1をインストールした後、VCK190評価キットのシンプルなプロジェクトを作成し書き込みした内容を紹介します。

【Versal™ACAP】PCIe Link Debug【Vivado® ML 2021.2】

VCK190上でPCIe Link Debugの機能を確認した内容を紹介します。本機能を使うと、ILAなどを使わずにPCIeのLink状態をLTSSMステータスで確認することができます。

【Versal™ACAP】PCIe Link Debug②【Vivado® ML 2021.2】

上記のたPCIe Link Debugの機能について、もう少し確認してみた結果を紹介します。
こちらの記事は上記の記事をベースに作成していますので、よろしければ先に上記の記事からご覧ください。