AMD 7シリーズFPGAでのIP設定変更が正しく反映されないときの解決方法（LogiCORE™ IP 7 シリーズ FPGAs Transceivers Wizard）
FPGA設計中に使用するLogiCORE™ IP 7 シリーズ FPGAs Transceivers Wizardは、AMD社の7 シリーズ FPGA のオンチップ トランシーバーをコンフィギュレートするための HDL ラッパーを作成するタスクを自動化します。
本ブログでは、LogiCORE™ IP 7 シリーズ FPGAs Transceivers Wizardの設定変更が正しく反映されない現象における回避方法の備忘録です。
- TOOL
- ： Vivado™ Ver 2021.2
- DEVICE
- ： Artix®-7
- IP
- ： 7 Series FPGAs Transceivers Wizard
このブログは「FPGA設計ブログ一覧」の
1. コーディング・IP設定・プリミティブ設定 のひとつです。
目次
背景
Artix®-7の設計中にGTPのREFCLKソースを変更する必要がありました。7 Series FPGAs Transceivers Wizard でIPをカスタマイズしでも正しく反映されず、以下の方法で期待通り設定ができました。
現象
図1 GTP_X0Y0,GTP_X0Y1, GTP_X0Y2, GTP_X0Y3 のREFCLKをREFCLK1からREFCLK0に変更しようとすると、図2のようにBLOCK図が表示されなくなり、設定が正しく反映されない。
図1
出典：Vivado™ ML Edition
図2
出典：Vivado™ ML Edition
# 生成されたファイルの中身も期待通りではない。
（赤い枠内はgt1_xxxのまま、gt0_xxxになっていない）
手順
1. PROJECTを閉じ、PROJECTフォルダー内のcacheフォルダーとgenフォルダーを削除する。
2. PROJECTを開き、IPを以下のように1chだけに設定する。
出典：Vivado™ ML Edition
3. OKをクリックし、IPをGenerateする。
出典：Vivado™ ML Edition
4. IPをもう一度開き、以下のように期待の設定をする。
出典：Vivado™ ML Edition
5. OKをクリックし、IPをGenerateする。
出典：Vivado™ ML Edition
6. 以上でIPが期待通りに設定され、生成されたソースコードも以下のように正しく変更されました。
おわりに
いかがでしたでしょうか。
以上がLogiCORE™ IP 7 シリーズ FPGAs Transceivers Wizardの設定変更が正しく反映されない現象における回避方法となります。
同じ現象でお困りの際は、お試しください！
最後までご覧いただきありがとうございました。
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