電圧

新機能であるDVFSCを実現するために、電源電圧の構成にも変更が加えられています。
従来はVDD2として一つだった電圧が、VDD2H（High）とVDD2L（Low）の2系統に分離されました。

これにより、常に高い電圧をかけるのではなく、必要なタイミングだけVDD2Hを使用し、通常時はVDD2Lで動作させるといった制御が可能になります。こうした仕組みが、さらなる低消費電力化につながっています。

VDD2H

高周波動作用（1.05V・メモリバンクやコアロジックなど向け）

VDD2L^※

低周波動作用（0.9V・周辺回路やIO機能向け）

※ シングルVDD2レールの場合はVDD2L = 1.05Vで省電力効果なし。

つまり、常に電圧をかけ続けるのではなく、本当に必要な場面だけ電圧を供給するという仕組みになります。

新機能であるDVFSQを実現するために、動作中のVDDQ電圧を可変できます。

• VDDQ = 0.5V（通常動作）
• VDDQ = 0.3V（低速DVFSQ時、さらなる消費電力削減）

VDDQについても、電圧を可変にすることで、消費電力を抑える仕組みになっています。

クロック

これまで1つだったクロックを次の2種に分離し、新たにCKとWCKという2種類のクロックが導入されました。
従来は単一のクロックで動作していましたが、役割ごとに分けることで、より効率的な制御が可能になっています。

特長は以下のとおりです。

CK

制御回路向けの低速クロック（前世代のCKよりも低速）

WCK

データ回路向けの高速クロック（read/write実行時のみ動作）

• CK、WCKどちらも差動クロックのダブルデータレート（DDR）
• WCKはCKの2倍または4倍の周波数で動作
• RDQS（DDR）はWCKから生成（read実行時のみ動作）

CKは比較的低速で動作し、LPDDR4と比べてもややスピードを抑えた設計になっています。一方で、内部ではWCKを使って高速なクロック動作を行います。

さらに、このWCKはリード・ライトといった実際にデータの読み書きを行うタイミングだけ動作する仕組みになっており、不要なクロック動作を抑えることで、余計な消費電力が発生しないよう工夫されています。

CKとWCKはどちらも差動クロックとなっており、ダブルデータレート（DDR）方式で動作します。
立ち上がり・立ち下がりの両エッジを使ってデータのやり取りを行う点が特徴です。従来のCKでは立ち上がりエッジのみを使っていましたが、差動化によって両エッジを活用できるようになっています。

WCKはCKの2倍、または4倍の周波数で動作します。CK自体は比較的低速に抑えつつ、内部では高速なWCKを使うことで、全体としての高速化を実現しています。

表2ではクロック構成の一例として、WCKがCKの4倍で動作するケースを示しています。例えば、CKが800 MHzの場合、WCKはその4倍の3,200 MHzで動作します。右側に示しているLPDDR5でも同様に、CKが1,066 MHzの場合、WCKは4倍の周波数になります。

バンクアーキテクチャ

LPDDR5/5Xでは様々なシステム構成に対応するため、複数のバンクアーキテクチャをサポートします。

メモリの内部構造を見ると、「メモリバンク」という考え方があります。
LPDDR5では、このバンク構成にいくつかの選択肢が用意されており、3つのモードが存在します。
左から順に、バンクグループ（BG）モード、8バンク（8B）モード、16バンク（16B）モードです。
用途や動作条件に応じて、これらのモードを使い分けられるような構成になっています。

ただし、8BモードはLPDDR5のみに適用されます。
LPDDR5Xでは、さらなる高速化（8,533 Mb/s以上）の実現やモードを減らすことによる設計の簡素化などの観点から、8BモードがJEDEC規格によりサポート対象外となったため、BGモードと16Bモードの2つのモードとなります。

BG Mode

8B Mode

16B Mode

出典：JESD209-5

表3では、バンクアーキテクチャの違いをまとめています。
各モードにバンク構成と対応するデータレートの関係を整理しています。

まずBGモードは、「4バンク×4バンクグループ」という構成で、データレートは3,200以上に対応しています。

次に8Bモードです。こちらは名前の通り8つのバンクで構成されており、バンクグループはありません。データレートはメモリが持つ最大スピードまで対応可能ですが、備考欄に記載している通り、対応するのはLPDDR5のみで、LPDDR5Xには適用されません。

最後に16Bモードですが、16個のバンクを持ち、こちらもバンクグループはありません。対応するデータレートは最大3,200までとなるため、どちらかというと低速動作時に使われるモードという位置づけになります。

表4では、LPDDR5/LPDDR5XのSDRAM x16モードにおけるアドレッシングをまとめています。
先ほどご紹介したバンクグループモード、8バンクモード、16バンクモードそれぞれで、アドレス構成がどのように変わるのかを数値で比較できるようにしています。

各バンクアーキテクチャでサポートされる動作データレートは、以下のとおりです。

表5では、LPDDR5の動作データレートをまとめています。オペレーティングモードやスピードグレードごとに区分しており、WCKとCKの比率などの条件によって、対応する最大データレートが変わる点がポイントです。

続く表6では、LPDDR5Xの動作データレートを同じ形式で整理しています。LPDDR5と比較しながら、各モードで対応可能なデータレートを確認できるようにしています。