信号名      [信号の方向 ] : FPGAから見た信号の意味
cpu_cs      [CPU → FPGA] : CPUからのチップセレクト信号 (Lowアクティブ)
cpu_add     [CPU → FPGA] : CPUからのアドレス信号 (26bit)
cpu_wr_enbn [CPU → FPGA] : CPUからの書き込み要求信号 (Lowアクティブ)
cpu_wr_data [CPU → FPGA] : CPUからの書き込みデータ (32bit)
cpu_rd_reqn [CPU → FPGA] : CPUからの読み出し要求信号 (Lowアクティブ)
cpu_rd_enbn [CPU ← FPGA] : CPUへの読み出しデータ有効信号 (Lowアクティブ)
cpu_rd_data [CPU ← FPGA] : CPUへの読み出しデータ (32bit)

module tb_textio_verilog #(
  parameter  infile1  ="iladata.csv"  // 読み込むファイルのパスとファイル名
)(
  input   wire          clk,
  input   wire          rst,
  output  wire          cpu_cs,       // CPUからのチップセレクト
  output  wire  [25:0]  cpu_add,      // CPUからのアドレス
  output  wire          cpu_wr_enbn,  // CPUからの書き込み要求
  output  wire  [31:0]  cpu_wr_data,  // CPUからの書き込みデータ
  output  wire          cpu_rd_reqn,  // CPUからの読み出し要求
  input   wire          sim_rd_enbn,  // CPUへの読み出しデータ有効
  input   wire  [31:0]  sim_rd_data   // CPUへの読み出しデータ
);

  integer             file_in;        // ファイルから読み出した一行分のテキストの一時保存場所
  reg     [1:0]       mask_cnt;       // タイトル・信号名行を読み飛ばすためのカウンタ
  integer             sib;            // Sample in Buffer (このテストベンチでは確認だけに使用します)
  integer             siw;            // Sample in Window (このテストベンチで値は使いません)
  reg                 trig;           // TRIGGER (このテストベンチで値は使いません)
  reg     [8*1024:1]  note;           // 信号名・基数情報行を仮読み用 (このテストベンチで値は使いません)
  reg     [25:0]      add;            // CPUからのアドレス
  reg                 csn;            // CPUからのチップセレクト
  reg                 wren;           // CPUからの書き込みデータ有効
  reg     [31:0]      wrdt;           // CPUからの書き込みデータ
  reg                 rreq;           // CPUからの読み出し要求
  reg                 rden;           // CPUへの読み出しデータ有効
  reg     [31:0]      rddt;           // CPUへの読み出しデータ
  reg                 end_of_file;    // ファイルの読み込み終了フラグ
  wire                cpu_rd_enbn;    // CPUへの読み出しデータ有効
  wire    [31:0]      cpu_rd_data;    // CPUへの読み出しデータ
  reg                 d_sim_rd_enbn;
  wire    [2*8:1]     match_rd_data;  // 実機動作とシミュレーションの差分確認フラグ

initial begin
    file_in   = $fopen(infile1, "r");
end

always @(posedge clk or posedge rst) begin
  if (rst == 1'b1) begin
    mask_cnt    <= 2'h0;
    end_of_file <= 1'b0;
    sib         <= 0;
    siw         <= 0;
    trig        <= 0;
    add         <= 26'h000_0000;
    csn         <= 1'b1;
    wren        <= 1'b1;
    wrdt        <= 32'h0000_0000;
    rreq        <= 1'b1;
    rden        <= 1'b1;
    rddt        <= 32'h0000_0000;
  end else begin
    if (end_of_file == 1'b0) begin      // ファイルの読み出しが終わったらこれ以降ファイルにアクセスさせない
      if ($feof(file_in) != 1) begin    // 読み込みファイルが EOF = 1 でなければ実行
        if (mask_cnt < 2'h2) begin
          $fgets (note, file_in);       // 信号名・基数情報行の行を仮読み 
          mask_cnt <= mask_cnt + 2'h1;  // csvファイルの最初の２行を読み飛ばす
        end else begin
          $fscanf(file_in, "%d,%d,%d,%h,%h,%h,%h,%h,%h,%h\n",     // VIVADO ロジックアナライザーで設定した基数に合わせる
                  sib,siw,trig,add,rddt,wrdt,csn,rden,rreq,wren); // CSVファイルの信号並びに合わせる
          mask_cnt <= mask_cnt;
        end
      end else begin
        $fclose(file_in);     // EOFでファイルクローズ
        end_of_file <= 1'b1;  // ファイルの読み出し終了
      end
    end
  end
end

assign  cpu_add[25:0]     = add[25:0];
assign  cpu_cs            = csn;
assign  cpu_wr_enbn       = wren;
assign  cpu_wr_data[31:0] = wrdt[31:0];
assign  cpu_rd_reqn       = rreq;
assign  cpu_rd_enbn       = rden;
assign  cpu_rd_data[31:0] = rddt[31:0];

// 実機動作とシミュレーションを比較
always @(posedge clk) begin
  d_sim_rd_enbn <= sim_rd_enbn;
end

assign  match_rd_data = ((d_sim_rd_enbn | rreq)  == 1'b1)        ? "- " :
                        (sim_rd_data[31:0] == cpu_rd_data[31:0]) ? "OK" : "NG";

endmodule