【新人ブログミンガラバー】VHDL初級編　part.4　～階層設計～

2022/01/14

ミンガラバー（Mingalaba）！
皆さんこんにちは！シーです。

VHDL初級編もpart.4となりました。今回の項目は「階層設計」です。
早速ですが、始めましょう！

このブログは「FPGA設計ブログ一覧」の
1. コーディング・IP設定・プリミティブ設定のひとつです。

階層設計概要

階層設計について簡単に説明します。

演習（1）から（3）までに作成した回路は基本的な回路です。
回路の機能を使用して別の回路と組み合わせたい場合、機能が使用される回路は、下位階層となります。
機能を使用するために作成した回路は、上位階層となります。

上位階層と下位階層の関係を設計することが階層設計となります。

このブログのシリーズ

1【新人ブログミンガラバー】VHDL初級編　part.1　～VHDL記述の基本フォーマット～

2【新人ブログミンガラバー】VHDL初級編　part.2　～組み込み回路～

3【新人ブログミンガラバー】VHDL初級編　part.3　～順序回路～

図 1-階層設計ブロック図

演習（4）：下位階層のインスタンスを理解する

事前条件

今回の事前条件として、

1.Vivado® Design Suite HLx Edition　と

2.Windows 10 インストール済みPC　が必要となります。

下位階層

[復習] Architectureの書式

図 2-Architectureの書式

Component宣言部分

図 3-Component 宣言部分

下位階層のインスタンス

図 4-下位階層のインスタンス

課題

topデザインに、演習(3)で完成したupdown エンティティをインスタンスしてください。
※演習(2)で作成したdecodeの部分はインスタンス済み

図 5-下位階層のインスタンス演習ブロック

図 6-下位階層のインスタンス演習内容

図 7-下位階層のインスタンス演習(1/3)

図 8-下位階層のインスタンス演習(2/3)

図 9-下位階層のインスタンス演習(3/3)

インスタンスが終了したら下記の結果を確認してください。

Vivado®によるHDL文法チェック
Vivado®で論理合成
RTL Viewerにて論理合成結果の確認

複雑な回路記述例＆注意点

ステートマシン（状態遷移）

ステートマシンとは、ある状態がどう移り変わるかを考えて、図面化したものです。

例えば、プッシュ・スイッチ・ライトの場合は、「on」の状態と「off」の状態があります。最初は、「off」の状態とします。

それから、スイッチをクリックすれば、一回「switch」の値が「1」となりまして、ライトは「on」の状態に変わります。
それからは、switchの値は「0」のままですので、「on」の状態から変わりません。

また、「on」の状態にもう一回スイッチをクリックすれば、一回「switch」の値が「1」となりまして、ライトは「off」の状態に変わります。
それからは、switchの値は「0」のままですので、「off」の状態から変わりません。

それは、下記の図みたいな形で表示されることができます。

図 10-ライトスイッチの簡単なステートマシン

ステートマシンを最初に作成してプログラムを作成すると、エラーも少なくなり、プログラムが作成しやすくなります。

図 11-ステートマシン(状態遷移）

図 12-ステートマシン記述例(constant文)1/2

図 13-ステートマシン記述例（constant文）2/2

組織でコーディングする際に気を付けること

コメント入力
> 仕様書の内容を記述する気持ちでコーディング
可読性を考慮
> インデント、記述位置
書式を統一
> 名前の付け方を部署・会社単位で統一

Vivado® Design Suite の作業手順

作業手順は以下の通りです。

1.top.vhdファイルの作成
2.top.vhdファイルの追加
3.top.vhdファイルの完成
4.VHDL文法チェック
5.論理合成の実行

1.top.vhdファイルの作成

手順１：演習(１)での「Vivado® Design Suite の作業手順」＞「2.新規プロジェクト作成」の手順を参照して、以下のファイルを作成します。

保存場所：C: \Home\VHDL （任意の場所を選択しても構いません）
ファイル名：top.vhd

手順2：以下のソースコードを記入するか、コピーしてから貼り付けしてください。

library ieee;						--ieeeライブラリを使用
use ieee.std_logic_1164.all;				--ieeeライブラリのstd_logic型を使用
use ieee.std_logic_unsigned.all;			--ieeeライブラリのstd_logic型でunsignedパッケージを使用

entity  is						--topのentity宣言
port(							--1ビット入力端子clk, rst, sel
							--8ビット出力端子dout
    );
end top;

architecture RTL of top is

component 						--下位階層の updown をcomponent宣言する
port(							--updown の1ビット入力端子 clk, rst, sel
							--updown の3ビット出力端子 q
    );
end component;


component decode					--下位階層の decode をcomponent宣言する
port(    clk,rst : in std_logic;			--decode の1ビット入力端子 clk, rst
         idata : in std_logic_vector(2 downto 0);	--decode の1ビット入力端子 idata
         odata : out std_logic_vector(7 downto 0)	--decode の3ビット出力端子 odata
    );
end component;

signal count :std_logic_vector(2 downto 0);		--top階層の3ビット内部信号 count

begin

--下位階層のupdownをインスタンス
							--updownをインスタンス名U0でインスタンスする
port map(       					--topの入力端子clk を updownの入力端子 clk に接続
                					--topの入力端子rst を updownの入力端子 rst に接続
                					--topの入力端子sel を updownの入力端子 sel に接続
                					--topのsignal信号count を updownの出力端子 q に接続
    );


--下位階層のdecodeをインスタンス
U1:decode						--decodeをインスタンス名U1でインスタンスする
port map(clk => clk,					--topの入力端子clk を decodeの入力端子 clk に接続
         rst => rst,					--topの入力端子rst を decodeの入力端子 rst に接続
         idata => count,				--topのsignal信号count を decodeの入力端子 idata に接続
         odata => dout					--topの出力端子dout を decodeの出力端子 odata に接続
    );

end RTL;						--architecture領域終了

手順3：作成したファイルを保存します。