【新人ブログミンガラバー】VHDL初級編　part.5　～テストベンチ作成～

2022/03/30

技術情報

ミンガラバー（Mingalaba）！皆さんこんにちは！シーです。

VHDL初級編　part.5となりました。今回で初級編も最後となります。
VHDLについて最初よりは理解できたのではないでしょうか。

それでは、始めましょう！

このブログは「FPGA設計ブログ一覧」の
2. シミュレーションのひとつです。

テストベンチ（スティミュラスファイル）とは

論理回路設計が仕様通りに作成されているか確認する際に、通常はシミュレーションを行いますが、テストベンチ（スティミュラスファイル）はシミュレーションで使用する確認用の入力信号データのことです。

今回は回路が正しく動いているかを確認するために、テスト信号を入力するVHDLプログラムを作成します。

テストベンチのイメージは他のVHDL回路と同じですが、中身は上位階層を作成して、直接テスト信号を入力するイメージです。

図 1-テストベンチ

演習(5)：テストベンチを理解する

事前条件

今回の演習では

1.Vivado® Design Suite HLx Edition
2.Windows 10 インストール済みPC

が必要となります。

テストベンチファイルの全体構造

図 2-テストベンチファイルの全体構造

テストベンチファイルの書式構造

図 3-テストベンチファイルの書式構造

Library宣言 & Entity宣言

記述内容は論理記述用と同じです。

図 4-テストベンチのLibrary宣言 & Entity宣言記述例

Component宣言

シミュレーションの対象となるブロックを宣言します。
デザイン全体をシミュレーションする場合、デザイン回路のTopを指定します。

図 5-テストベンチのComponent宣言記述例

Signal宣言

インスタンスするデザインの入出力端子に対応する信号を宣言します。
これらをデザインと接続し、テストパターンを入力します。

信号名には元の回路の信号と接続しやすいため、元の信号名の最後に(_t)を追加して名前を作成するのが多いです。

例：テストされる元の回路の信号名：clk
テストベンチで接続するための信号名：clk_t

図 6-テストベンチのSignal宣言記述例

下位階層のインスタンス

図 7-テストベンチの下位階層のインスタンス①

図 8-テストベンチの下位階層のインスタンス ②

クロック信号の入力

基本的には、テストベンチに以下の3つを記述する必要があります。

クロック信号の作成
リセット信号の入力
ターゲットの回路に入力信号の作成

図 9-クロック信号の入力

信号の入力

図 10-信号の入力

テストベンチ記述例

図 11-テストベンチ記述例

課題

演習(4) で作成したデザインファイル（top.vhd）に対するテストベンチファイル(top_t.vhd)を作成し、Check Syntax後、Behavioral Simulationを実行してデザインの動作を確認してください。

図 12-topテストベンチのイメージ図とテストパターン波形

図 13-演習(5)内容

図 14-テストベンチ演習

図 15-テストベンチ演習の波形

Vivado® Design Suite の作業手順

作業手順は以下の通りです。

テストベンチの作成
テストベンチの追加
テストベンチの完成
シミュレーションの実行

1.テストベンチの作成

手順1
演習(１)での「Vivado® Design Suite の作業手順」＞「2.新規プロジェクト作成」　の手順を参照し以下のファイルをプロジェックトに作成します。

保存場所：C:\Home\VHDL　（自分で適当にしても構いません）
ファイル名：top_t.vhd

手順2
以下のソースコードを記入するか、又はコピーしてからか貼り付けしてください。

library ieee; 					-- ieeeライブラリを使用
use ieee.std_logic_1164.all;			-- std_logic型を使用
use ieee.std_logic_unsigned.all; 		-- unsignedパッケージを使用

-- top_t の entity 部分 Start↓




-- top_t の entity 部分 End↑


-- top_t の architecture 部分 Start↓

architecture SIM of 		 is





begin






end SIM;   	-- top_t の architecture 部分

手順3
作成したファイルを保存します