【Versal™ACAP】PCIe Link Debug②【Vivado® ML 2021.2】

2022/12/15

みなさん、こんにちは。

今回は、前回ご紹介したPCIe Link Debugの機能について、もう少し確認してみた結果を紹介したいと思います。
今回の記事は前回記事をベースに作成していますので、よろしければ先に前回記事からご覧ください。

それでは、始めましょう。

このブログは「FPGA設計ブログ一覧」の
Versal Acap関連のひとつです。

必要事項

前回は、IPの「Versal® ACAP Integrated Block for PCI Express®」からExample Designを生成する形で実行しました。
しかし、Example Designではいろいろなソースが生成されるため、他のソースとマージして使おうとすると、難しくなります。

IP製品ガイドを読む限りでは、Link Debugを有効にした「Versal ACAP Integrated Block for PCI Express」と
「AXI4 Debug Hub」、「Processor System Reset」、「CIPS」をつなぐことでLink Debug機能を有効[1]にできるようです。

参照： AMD Xilinx PG343 - Enabling PCIe Link Debug

参照先のデザインを作成して確認してみましたが、以下の画面のような形でLink Debug機能の画面は開きますが、そこから先の確認はできませんでした。

出典：Vivado® ML Edition

そこで、今回はひとまず扱いやすい形にするために、Block DesignとつながるソースをIP PackageでIP化し、Example Designと同様の動作ができることを確認したいと思います。

Vivado® ML Edition

それでは、デザインを作成していきます。

まずは、前回作成したデザインを別プロジェクトで保存します。
次に今回IP化をする対象になるpcie_app_versal_bmdを右クリックし、「Set as Top」でTOPソースに設定します。

出典：Vivado® ML Edition

ToolsからCreate and Package New IPを選択します。
Packaging Optionsは一番上を選択します。

出典：Vivado® ML Edition

Package IPの画面が開くので、ベースプロジェクトと干渉しないように不要なファイルは削除します。

出典：Vivado® ML Edition

他エラーなどがなければPackage IPを実行します。

出典：Vivado® ML Edition

Package IPの画面は、閉じてIP Catalogに先ほど作成したIP「pcie_app_versal_bmd_v1_0」が追加されていることを確認します。
追加されていない場合は、IP Catalog上で右クリックし、Add Repositoryを実行して、生成したIPがあるフォルダを指定してください。

出典：Vivado® ML Edition

ブロックデザインを開き、先ほどのIPを呼び出します。
ベースのExample Designにならって、「Versal® ACAP Integrated Block for PCI Express®」と接続をすると、下図のような繫ぎになります。
今回は、1ピンずつ繋いだため、拡大しないと見えないくらいの規模になっています。