SystemVerilogの基礎知識（検証編）【その５：typedef】

2024/08/27

みなさん、こんにちは。

SystemVerilogは、「記述の簡略化」、「その簡略化によって防げる記述ミス」、「解析にかかる時間削減」などのメリットがありますので、お使いいただくことで設計品質を上げることが可能になります。
今回は、Packageの続きで、typedefについて記載します。

このブログは「FPGA設計ブログ一覧」の
2. シミュレーションのひとつです。

1. typedefとは

typedefは、ユーザー定義型です。ユーザーが任意のデータタイプを定義でき、パッケージ内で宣言できるので、複数のファイルで参照することができます。
記述の工夫で、見やすさ、記述の修正のしやすさが出てきます。

【記述例：typedef】

example3_pkg.sv

左右にスクロールしてご覧ください

package example3_pkg;
    typedef logic ex_type;
endpackage

2. パッケージの利用

パッケージファイル名は、example3_pkg
typedef定義を使用し、ユーザータイプ “ex_type” としています。

単純ですが、カウンタ記述でPackageを使用していきます。
今回は、TOPファイルを2種類用意し、それぞれのパターンについて述べていきます。

3. 実装例：カウンタ設計

3.1 パターン1：4ビット出力

出力を4bit
任意のクロック使用
リセット解除後、インクリメント開始

example3_top1.sv 参照 →

3.2 パターン2：8ビット出力

出力を8bit
任意のクロック使用
リセット解除後、インクリメント開始

example3_top2.sv 参照 →

4. テストベンチの作成

前項で紹介した2種類の動作確認を行います。

example3_tb.sv 参照 →

example3_top1.sv

左右にスクロールしてご覧ください

module example3_top1 (
    output example3_pkg::ex_type [3:0] count,
    input  example3_pkg::ex_type clock, reset );
    always @(posedge clock, posedge reset)
        if (reset) begin
            count <= 0;
        end else begin
            count <= count + 1;
        end
endmodule

本RTLでは、output example3_pkg::ex_type [3:0] count, としているので出力は4bitになります。

example3_top2.sv

左右にスクロールしてご覧ください

import example3_pkg::ex_type;
module example3_top2 (
    output ex_type [7:0] count,
    input  ex_type clock, reset );
    always @(posedge clock, posedge reset)
        if (reset) begin
            count <= 0;
        end else begin
            count <= count + 1;
        end
endmodule

本RTLでは、output ex_type [7:0] count, としているので出力は8bitになります。

※: enample3_top1との違いは、出力bitもそうですが、importする方法で記述しています。

【動作確認用のテストベンチ】

example3_tb.sv

左右にスクロールしてご覧ください

`timescale 1ns/1ps
`default_nettype none // Do not to infer wiring.
module example3_tb ();
//---------------------------------//
reg reset; // Active-H
initial begin reset = 1'b1; end
always #(800)begin reset = 1'b0;end
reg clock;
initial begin clock = 1'b0;end
always #(12.5)begin clock = ~clock;end
//---------------------------------//
example3_top1 u_example3_top1 (
    .reset    ( reset   ),
    .clock    ( clock   ),
    .count    (         ));
example3_top2 u_example3_top2 (
    .reset    ( reset   ),
    .clock    ( clock   ),
    .count    (         ));
//---------------------------------//
endmodule
`default_nettype wire