Xilinx/ザイリンクス

SpecInsight-REG
(レジスタモジュール生成ツール)

効果

  • レジスタ数が多くても、レジスタ仕様を定義すれば簡単にRTLの生成が可能できます
  • 仕様書やRTLの形式を統一することができます面倒で単純ミスが発生しやすいモジュール間接続作成 から解放されます

機能

  • レジスタ仕様(図1)からレジスタモジュールRTL(図2)を自動生成します
  • RTL記述言語は、Verilog または VHDL から選択可能です バスインタフェースは標準バスをサポートします図
図1 レジスタ仕様の例
図1 レジスタ仕様の例
レジスタ図モジュール図構成概要
レジスタ図モジュール図構成概要

特徴

  • レジスタ名の重複やアドレスマップのミスをチェックできます
  • AXI、AHB、APBバスに対応します図
・SpecInsight-REG レジスタ自動生成 [YouTube](1′24″)

YouTube動画はChromeまたはFirefoxでご覧ください。

SpecInsight-REG実行手順

以下のステップで、RTLを自動生成することができます。

  1. 1.Excelフォーマットでレジスタ仕様を定義
    1. 1-1.レジスタグループを検討
    2. 1-2.各レジスタの詳細仕様を定義(アドレス、属性など)
  2. 2.SpecInsightにてデザインルールチェックを実行
    1. 2-1.レジスタ名、信号名の重複、アドレス範囲の重複等をチェック
  3. 3.SpecInsightでRTL自動生成を実行
    1. 3-1.生成するRTLの言語とバスインタフェースを選択し、自動生成を実行

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