System Verilogの基礎知識（検証編）【その１：概要】

2024/02/20

みなさん、こんにちは。
System Verilogは、検証用に使用されている場面が多いですが、筆者はデザイン開発への浸透は、まだまだだなと感じています。

Verilogを使用されていた方は、System Verilogは、上位互換なので、入りやすいかと思います。

「記述の簡略化」、「その簡略化によって防げる記述ミス」、「解析にかかる時間削減」など多くのメリットがあるため、使ってみてはどうでしょうか。
本ブログでは前回に引き続きSystem Verilogで便利になった内容を記載していきます。

“アサーション”について

アサーションとは、検証に導入されたSystem Verilogの機能の一つです。
System Verilogでは、SVA（System Verilog Assertion）と表現されています。

使用する主な目的は、仕様（記述）の確認漏れ、不具合の解析時間の短縮でしょうか。
設計したデザインが意図した動作になっている？
異常時（想定外）の動作があった場合の検証
等、正しく動作することの確認を開発期間内に行う必要があります。

実際に開発を進めていくと検証に時間をかけていることがわかります。
1つの機能であれば、さほど時間はかからないですが、チップ全体もしくはチップ間を跨ぐ機能であれば、検証に時間を要します。

従来の場合、設計デザインの入力端子に対して、値を与えてシミュレーションを行っていました。
→テストベンチに検証用のパタンデータを作り仕様通りの確認を行う。

すべての条件（タイミング）を確認するのは容易ではないため、通常のパターンでは不具合が発生しないが、ある特定のパターンでないと発生しないなど見逃してしまう場合がありました。

SVAでは、設計者が確認したいポイントに挿入することが可能です。
そのため、不具合検証の見逃しをできるだけ少なくすることが可能だと考えます。

どういった箇所で挿入できるかというと、例えば、条件文だったり、FIFOだったり、いろいろな箇所の動作が確認できます。

ここで、アサーションは、どんな記述すればいいの？どこに挿入すればいいの？となってきます。

SVA構文には、主な構成として、下記の2種があります。

があります。

上記2つの違いは、以下の通りです。

記述したある時点でチェック実施と結果を見る。

左右にスクロールしてご覧ください

assert ( <条件文> ) <処理：成立>  ;
else                <処理：不成立> ;

条件を満たした場合、処理：成立が実行されます。
満たされなかった場合、処理：不成立が実行されます。
注意：処理とelseは省略できますが、記述した方が良いと個人的に思います。

複数のクロックエッジに跨るロジックのチェック実施と結果を見る。
assert propertyで始まる構文になります。
使用する関数を以下にまとめます。（一部の例となります）

左右にスクロールしてご覧ください