Siemens EDA/シーメンス EDA
Questa Lintは、RTL設計品質向上のための静的検証ツールです。
RTLコードは記述した瞬間に品質が決まります。
Questa Lintは記述されたRTLのみを用いてLintチェックを実行し設計意図や品質、回路構造、可読性に焦点をあてた解析が瞬時に行えます。
Questa Lintの指標と品質スコアは、トレンド解析によりプロジェクトの最後まで長期にわたり把握することができます。
Questa Lintで一度クリーンになったRTLは機能検証において実装の問題ではなく製品仕様に注力し検証が行えます。
Questa Lintは特定のメソドロジに向け事前に定義された設定と、開発フローに沿ったゴールが提供されており、すぐに価値ある結果が得られます。特定の設計属性を適用することでインテリジェントな推論機能により素早く問題を発見することができます。
独自のデータ解析技術を用いてノイズ抑制された実用的な結果を提供します。推定された意図とは異なる結果をもたらす既知の問題や疑似違反に関する分析により、修正が必要な問題のみを重要度に応じてレポートします。
Questa LintはQuesta CDC/Formalなど他のシーメンスプロダクトと同じステータスフローを共有し、リントチェックだけでなく様々な解析を行い、適切な指標とフィードバックが得られるようQuesta統合環境全体としてのソリューションを提供しています。
Questa Lintは最新の修正で発生した新たな問題のみをレポートすることができます。最後の変更以降の問題に注目することで、修正サイクルを加速することができます。
Questa Lintでは個々の問題を担当者に割当てられます。チーム全体が協力してクリーンナップを行い、修正の進捗を追跡するコラボレーションメカニズムをサポートしています。
今日の開発フローでは、内部開発、外部調達を問わず、大量のIPを統合する必要があります。インテグレータの仕事は、必ずしも一緒に動作するように作られていない多くのIPをまとめ上げる困難なものです。Questa Lintは設計品質のスコアリングのメカニズムを提供し、どのIPやブロックが後段で問題を起こしそうか迅速に把握することが可能です。これらのスコアは、独自のアルゴリズムにより生成され、その結果、注意が必要なIPやブロックをより早く特定することができます。
IP、FPGA、またはSoC開発ごとに、あらかじめ設定されたメソドロジが実装されており、すぐに結果を得られるように設計されています。STARC、ISO26262、DO254など業界標準をサポートするチェックセットも用意されています。
標準に準拠した開発フローでは要件へのトレーサビリティと所定の品質レベルの両方を示さなければなりません。一部の規格では品質指標の時間的推移の提示も求められます。Questa Design SolutionsはSiemensの要件管理に関する長年の蓄積を活用し、機能を実現しています。
