FPGA設計フローの中で、論理合成やシミュレーション、配置配線よりずっと手前の段階、RTLを記述した瞬間に設計品質は決まってしまいます。
また遠い昔から使われてきたブロックでも、何かしらの変更が加えられた瞬間に品質の低さが露呈してしまうこともあります。
書いた瞬間に決まっている設計品質の問題がFPGAの実機で見つかると、改修に要するコストは数十倍にもなるため、設計の極めて初期の段階で問題を特定し改修することが原則です。
一方で設計の途中で新たな仕様が追加されたり、擦り合わせの結果、意図していなかった仕様だったことが判明することも珍しくなく、 常に全集中の記述が可能な環境は、もはや理想でしかありません。
そこで必要なことは、属人性を排除し、定められた品質かどうかを常にチェックできる環境を構築することです。
このウェビナーでは最新のQuesta Lintを使ったフローとその有効性について説明します。

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当ウェビナーは2023年7月21日開催のものと同じ内容となります。

こんな方にお奨めです！

• 初歩的なミスによる設計の後戻りを減らしたい
• 熟練FPGA設計者のノウハウを社内に共有化させたい
• デザインレビューの効率化をはかりたい
• 最低限の設計フロー/ルールの整備を行いたい

アジェンダ

• RTL設計検証の効率化に向けて
• - 非効率なRTL設計の原因
• - 早期不具合検出のメリット
• - RTL設計初期検証による大きな手戻り削減
• 静的解析ツールを使った高効率フロー
• Lintツールとは？
• Lintツールがあってもなくても配慮すべきチェック項目
• - ネーミング・ルール
• - クロック・リセット・記述スタイル
• - 記述スタイル・チェック
• - デザイン構造・チェック
• Questa Lint実行フロー

ウェビナー概要

こちらのウェビナーは
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