【7/2開催・無料】FIFO設計を通して学ぶFPGA設計の勘所　第2回非同期FIFOに挑戦

2024/03/29

ウェビナー

FIFOは構成要素を理解し組み合わせることで、簡単に実現できるとともに、有用な設計要素といえます。
第１回では、書き込み側と読出し側を同一のクロックとした例を用いて、組み合わせ方や使い道について説明をし、その過程での考え方を伝えました。
第２回では、書き込み側と読出し側を別クロックとした例を用いて、CDCに挑戦します。
CDCはディジタル回路設計では避けて通れない問題の一つですので、この機会に理解を深めてみましょう。

講師紹介

鈴木昌治氏

メーカーでの設計や受託設計などを通じて、40年近くFPGAと向き合ってきました。
得意分野は数値演算回路で、その知見を活かし、画像系の座標演算回路を数多く設計してきました。

設計の現場で試行錯誤を重ねる中で、計算幾何学に出会ったときの感動は、今でも忘れられません。
数学的な考え方とハードウェア設計が結びつく面白さを、多くの方に伝えたいと考えています。

本ウェビナーでは、これまでの経験をもとに、FIFO設計を通してFPGA設計の勘所を分かりやすくお伝えします。

主な著作

「ディジタル数値演算回路の実用設計～四則演算、初等超越関数、浮動小数点演算の作りかた～」（CQ出版）

アジェンダ

非同期FIFOとは
CDC問題とは
CDC問題の回避法
非同期FIFOにおけるデータ蓄積量監視機能の問題と解決の糸口
非同期FIFOにおけるデータ蓄積量監視機能の実現
非同期FIFOの実現における注意点と工夫ポイント
リセットの同期化
今回の非同期FIFO学習から得てほしいこと

ウェビナー概要

開催日時	2026年7月2日（木）13:30～15:00
講師	鈴木昌治氏
受講費用	無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
受講対象	HDL（ VHDL またはVerilog）設計の基礎知識がある方
開催方法	ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。）ウェビナーツール「Zoom」を利用します。
参加方法	開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。
備考	※ 競合製品取り扱い企業様のお申込みについては、お断りする場合がありますので予めご了承ください。 ※ 個人およびフリーメールアドレスによるお申込みはお断りしています。
受付締切	2026年7月1日（水）12:00