FPGA設計においてシミュレーションの実行時間がかかることで、トップレベルや多くのパターンでのシミュレーションを断念し実機での検証のみ行っていたりしないでしょうか。

正しく動作しているなら問題ありませんが、そうでなかった場合はそのバグを特定するのに手戻りやシミュレーションでの再現に逆に時間がかかってしまうことがあります。
品質向上とTAT短縮はトレードオフの関係にあり、設計者の頭を悩ませる要因となっています。

今回はシミュレーションの実行時間を桁違いに高速化し、かつデバッグ性を保つためのS2C社のソリューションをご紹介いたします。