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TECHブログ

【5/19開催・無料】RTL設計資産の有効活用 ~HDL開発支援ツール 「Sigasi Visual HDL」ご紹介〜

【5/19開催・無料】RTL設計資産の有効活用 ~HDL開発支援ツール 「Sigasi Visual HDL」ご紹介〜
ウェビナー

「人を増やせない時代、設計の生産性はどう高めるべきか。」

RTL設計資産の活用が鍵となる一方で、実際には再利用が進んでいないのが現状です。

本セミナーでは、Sigasi Visual HDLの構造可視化とリアルタイム解析により、RTLを“使える資産”へと変えるアプローチをご紹介します。

アジェンダ

1.設計資産再利用の要件と課題 〜アンケートから読み解く課題と現場での対策〜

2.Sigasi Visual HDL紹介

  • 過去の設計資産の再利用を加速する機能
    • - モジュール階層のナビゲーション
    • - グラフィカル表示(ステートマシン、Dependency、 ブロックダイアグラム)
    • - ドキュメンテーション
  • 将来の再利用を助ける機能
    • - 入力補助機能
      (リアルタイムシンタックスチェック、オートコンプリート、フォーマッティング、テンプレート表示等)
    • - Lint機能
    • - UVM

ウェビナー概要

開催日時 2026年5月19日(火) 13:30~14:40(70分)
受講費用 無料
会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
講師 株式会社プリバテック 長谷川氏
株式会社PALTEK 柏村
開催方法 ウェビナー形式(チャット機能によりリアルタイムで質疑応答可能です。)
ウェビナーツール「Zoom」を利用します。
参加方法 開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。
メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。
備考
競合製品取り扱い企業様のお申込みについては、お断りする場合がありますので予めご了承ください。
個人およびフリーメールアドレスによるお申込みはお断りしています。
受付締切 2026年5月18日(月) 12:00

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