【6/16開催・無料】「FPGA設計をリユース／リデュース／リサイクル」 ～HDL Designer 紹介ウェビナー～
ウェビナー
- 残されているドキュメントが少ない／全く無い
- 設計資産がRTLのみ
- 可読性の低いRTL
- 設計資産の不具合が取り切れていない
- 設計資産の属人化
これらはPALTEKで開催したウェビナーアンケートの「FPGA設計における課題・悩み事は？」という設問において多く寄せられたご回答です。
今回はこのようなお悩みをお持ちの方々に、以下のような機能を持つ『HDL Desiger』を紹介します。
- 設計資産（RTL）を容易にグラフィックス変換可能
- 生成されたグラフィックスから容易に改版が作成可能
- 高品質な設計資産を保存
- バージョン管理ツールとのインテグレーションで資産管理
アジェンダ
- （1）設計資産再利用の背景と課題
- （2）設計資産再利用の惨状（お客様の声）
- （3）HDL Designer を活用したリユース／リデュース／リサイクル
- 設計資産の解析とドキュメント化
- 再利用性の向上
- 再利用にかかわる工数削減
- 再利用可能な設計資産の保存
- 設計資産の容易な運用
- 設計資産の高品質化
- 設計資産の確実な管理
- （4）HDL Designer デモンストレーション
ウェビナー概要
| 開催日時 | 2026年6月16日（火）13:30～14:30（60分） |
|---|---|
| 受講費用 | 無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
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| 受講対象 | ・FPGA設計者、テストエンジニア ・FPGAプロジェクトマネージャー |
| 開催方法 | ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。） ウェビナーツール「Zoom」を利用します。 |
| 参加方法 | 開催前日までにお申込みいただいた方へウェビナー入場用のURLを別途メールにてお知らせいたします。 メールが届かない方は、迷惑メールフォルダをご確認いただくか、お問合せフォームにてご連絡ください。 |
| 備考 |
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| 受付締切 | 2026年6月15日（月）12:00 |
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