【5/30開催＊保守中ユーザー様限定＊】初心者のためのテストベンチ記述 ～VHDL編～
【 保守中ユーザー様限定 】ウェビナー
初心者のためのテストベンチ記述 ～VHDL編～
「Verilog_SystemVerilog編」開催後、多くの方々からご要望をいただき、「初心者のためのテストベンチ記述 ～VHDL編～」ウェビナーを開講することとなりました。
当ウェビナーはPALTEK経由でModelSim/ Questaの保守更新をご契約いただいているお客様限定となります。
初心者の方に限らず、数年ぶりにFPGA設計に携わる方、また中堅の方でも学びを得ていただける内容となっております。
是非ご活用ください。
- コース
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保守中ユーザー様限定 【4/10開催】ModelSimウェビナー
～ Vivado™との連携使用 解説編 ～ -
保守中ユーザー様限定 【5/15開催】Questa Base / Coreウェビナー
～ 新デバッグ機能Visualizer編 ～ -
保守中ユーザー様限定 【5/16開催】ModelSimウェビナー
～ コードカバレッジ ～ -
保守中ユーザー様限定 【5/23開催】ModelSimウェビナー
～ 一連の操作を学ぶ入門編 ～ -
保守中ユーザー様限定 【5/29開催】初心者のためのテストベンチ記述
～ Verilog_SystemVerilog編 ～ -
保守中ユーザー様限定 【5/30開催】初心者のためのテストベンチ記述
～ VHDL編 ～
ウェビナー概要
| 開催日時 | 2024年5月30日（木）13:30～14:40 |
|---|---|
| 受講費用 | 無償
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| 受講対象 |
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| 開催方法 | ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。） ウェビナーツール「Zoom」を利用します。 |
| 参加方法 | 開催前日までにお申込いただいた方へウェビナー入場用のURLを別途メールにてお知らせいたします。 メールが届かない方は、迷惑メールフォルダをご確認いただくか、お問合せフォームにてご連絡ください。 |
| 備考 |
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| 受付締切 | 2024年5月29日（水）12:00 |
アジェンダ
- VHDLテストベンチ基本記述
- クロック、リセット生成
- データ生成
- シミュレーション終了記述 - procedureを使ったテストベンチ記述
- メッセージ出力
- 値のランダム生成
- ファイルリード、ライト
- force/releaseで信号値固定
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