【10/22開催・無料】「前回時間切れにつき、時間拡大版」知っていると楽しい半導体設計の世界<前編>〜半導体設計者のためのRTL設計の歴史と進化〜

20代・30代の若手・中堅の半導体設計者を対象にした、ちょっとした雑学も交えた半導体設計ウェビナーです。
設計開発の技術がどのように進化してきたのか、その背景や歴史をわかりやすく紹介します。
今回は前回ご好評いただいた内容をさらに充実させ、時間を60分から90分に拡大したノーカット版でお届けします。
前回のウェビナーでは時間の都合で割愛してしまった「こぼれ話」や詳細なエピソードも余すところなく盛り込み、より深い内容をお楽しみいただけます。
「どう進めたらいいか分からない」「前例がなくて困った」――そんなピンチの場面で、技術の背景を知っていることがヒントになることがあります。本ウェビナーが、そうした困難な場面で考察力を発揮し、自分なりに考えて動ける力を養うきっかけになれば嬉しいです。
なお、11月には後編の開催も予定しております。前編とあわせてご参加いただくことで、半導体設計の奥深い世界をより体系的に学んでいただけます。詳細は追ってご案内いたします。
アジェンダ
- 半導体設計プロジェクトの基本プロセス
- 半導体設計の昔と今
- ゲートレベル設計
- HDL設計
- HDLシミュレータの登場と進化
- 商用論理合成の登場
- 配置配線ツール
- ASIC/IC設計とFPGA設計の違い
ウェビナー概要
開催日時 | 2025年10月22日(水)13:30~15:00 |
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受講費用 | 無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
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開催方法 | ウェビナー形式(チャット機能によりリアルタイムで質疑応答可能です。) ウェビナーツール「Zoom」を利用します。 |
参加方法 | 開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。 メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。 |
備考 |
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受付締切 | 2025年10月21日(火)12:00 |
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