AXIバスは、アドレス、データ、レスポンスが分離された複雑なプロトコルです。
検証の観点として、

• 先行リクエスト発行、レスポンスとの対応
• SPLITバスのチェック、デバッグ方法
• タイミングの厳密性
• トランザクションの管理
• クロックドメイン間の通信
• ハードウェアとソフトウェアの統合

など、考慮すべき点が非常に多岐にわたり、FPGA設計者にとっては非常に挑戦的な課題です。

本ウェビナーではAXIバス検証における課題をおさらいするとともに、お客様の資産としてご活用いただけるSystemVerilogによりモデル化された検証環境「SAQuT!」キットをご紹介します。
当「SAQuT!」は現プロジェクトのみならず、今後のプロジェクトにおいても永続的にご利用いただくことが可能です。