【3/3開催・無料】FPGA設計への生成AI活用の第一歩～生成AIと等価性検証ツールを用いたRTLリファクタリング/VHDL－Verilog変換～

2024/03/31

ウェビナー

生成AIを活用した業務効率化が様々な分野で進んでいますが、FPGA設計の分野では活用が進んでいないのが現状です。
安心して生成AIを導入するためのファーストステップとして、RTLリファクタリングやVHDL-Verilog変換を、生成AIを用いて実施する事例を紹介します。
等価性検証ツールを用いてチェックすることで、ハルシネーションのリスク無く、生成AI活用を始めることができます。

アジェンダ

FPGA設計分野での生成AI活用状況
RTLリファクタリングとは
等価性検証ツール
活用事例：
- VHDL－Verilog変換
- インデント整形
- コメント翻訳/コメント追加
- alwaysブロックの分割/統合
- 組み合わせ回路記述方法の変更
まとめ

ウェビナー概要

開催日時	2026年3月3日（火）13:30～15:00
講師	パーソルクロステクノロジー三浦氏
受講費用	無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
受講対象	HDL（ VHDL またはVerilog）設計の基礎知識がある方
開催方法	ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。）ウェビナーツール「Zoom」を利用します。
参加方法	開催前日までにお申込みいただいた方へウェビナー入場用のURLを別途メールにてお知らせいたします。メールが届かない方は、迷惑メールフォルダをご確認いただくか、お問合せフォームにてご連絡ください。
備考	※ 競合製品取り扱い企業様のお申込みについては、お断りする場合がありますので予めご了承ください。 ※ 個人およびフリーメールアドレスによるお申込みはお断りしています。
受付締切	2026年3月2日（月）12:00