【8/4開催＊保守中ユーザー様限定＊】初心者のためのテストベンチ記述～VHDL編～

2024/03/29

ウェビナー

「Verilog_SystemVerilog編」開催後、多くの方々からご要望をいただき、「初心者のためのテストベンチ記述～VHDL編～」ウェビナーを開講することとなりました。
当ウェビナーはPALTEK経由でModelSim/ Questaの保守更新をご契約いただいているお客様限定となります。
初心者の方に限らず、数年ぶりにFPGA設計に携わる方、また中堅の方でも学びを得ていただける内容となっております。
是非ご活用ください。

アジェンダ

VHDLテストベンチ基本記述
- クロック/リセット生成
- データ生成
- シミュレーション終了記述
procedureを使ったテストベンチ記述
メッセージ出力
値のランダム生成
ファイルリード、ライト
force/releaseで信号値固定

ウェビナー概要

開催日時	2026年8月4日（火）13:30～14:40（70分）
受講費用	無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
受講対象	・HDL（ VHDL またはVerilog）設計の基礎知識がある方・ModelSimをPALTEK経由で保守更新中の部署、会社の方
開催方法	ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。）ウェビナーツール「Zoom」を利用します。
参加方法	開催前日までにお申込いただいた方へウェビナー入場用のURLを別途メールにてお知らせいたします。メールが届かない方は、迷惑メールフォルダをご確認いただくか、お問合せフォームにてご連絡ください。
備考	※ 競合製品取り扱い企業様のお申込みについては、お断りする場合がありますので予めご了承ください。 ※ 個人およびフリーメールアドレスによるお申込みはお断りしています。
受付締切	2026年8月3日（月）12:00