【7/11開催・無料ウェビナー】RISC-V最前線:RISC-VデザインセンターとC2RTL高位設計メソドロジーによるRISC-Vアクセラレータ開発

RISC-Vは、自由度の高い命令セットを備え、特定用途に最適化されたハードウェア設計を可能にするアーキテクチャとして注目されています。しかし、その柔軟性ゆえに導入のハードルが高く、普及が進みにくいという側面も否めません。
本講演では、設計を大幅に効率化する「C2RTL高位設計手法」や、開発支援を目的としたデザインセンターの最新の取り組みを紹介。
さらに、AIアクセラレータの設計事例や、リアルタイムOSとの連携による応用展開など、RISC-Vの活用を加速するための具体的なアプローチと将来展望についてわかりやすく解説します。
こんな方におすすめ
ハードウェア・ソフトウェア技術者
RISC-Vの導入や活用を検討している技術者の方。柔軟なアーキテクチャの可能性と、その設計・開発手法を具体的に知りたい方に。
設計者・研究者
高位合成(HLS)やC2RTLなど最新の設計手法に関心のある方。設計生産性を高める実践的な手法やツールの活用事例が得られます。
システム開発者
エッジAIやリアルタイム制御など、高性能かつ省電力なシステム開発に関わる方。AIアクセラレータやRTOSとの連携事例を通じ、応用のヒントが得られます。
マネージャー・企画担当
RISC-V関連のビジネス開発、製品企画に関わる方。今後の技術動向や、開発支援エコシステムの最新情報を把握できます。
アジェンダ
タイトル・講演者 | 概要 |
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RISC-V 現状と将来性CMエンジニアリング 二見様
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RISC-Vは柔軟な拡張命令セット、多様なオプションを使用する事で特定用途に最適化されたハードウェア開発が可能です。但し、ユーザー視点では敷居が高い印象で普及が進んでいません。その課題解決に向けた道標を説明します。 |
RISC-V デザインセンターのご紹介東京科学大学 一色様
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RISC-Vデザインセンターは、2025年8月に東京科学大学集積Green-niX+研究ユニット内に設立され、RISC-V製品開発のためのHW/SW設計プラットフォームとC/C++記述からRTL自動合成するC2RTL高位設計環境をユーザーに提供するとともに、ユーザーの開発案件に対する開発支援エコシステムをHW/SWベンダーとともに構築して参ります。 |
C2RTL高位設計メソドロジーによる
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RISC-Vシステム設計プラットフォームを活用したAIアクセラレータ設計事例を通じて、エッジAIデバイスで必要不可欠な高性能・低消費電力・SW柔軟性を実現するC2RTL高位設計メソドロジーとその高い設計生産性の仕組みをご紹介します。 |
RISC-V+RTOSのポテンシャルOTSL 山野様
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RISC-V+RTOSの将来性と可能性を語ります。「なぜRISC-V+RTOSがARMを乗り越える可能性があるのか」そして「RTOSもRISC-Vの思想に合わせてカスタマイズできる未来」について語ります。 |
講演者プロフィール
CMエンジニアリング 二見様
東京科学大学 一色様
OTSL 山野様
ウェビナー概要
開催日時 | 2025年7月11日(金)14:00~15:30 |
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受講費用 | 無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
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開催方法 | ウェビナー形式(チャット機能によりリアルタイムで質疑応答可能です。) ウェビナーツール「Zoom」を利用します。 |
参加方法 | 開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。 メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。 |
備考 |
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受付締切 | 2025年7月10日(木)12:00 |
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