【1/21開催・無料】RTLコーディングマナー～RTL設計初心者に贈るコーディングマナー集～
ウェビナー
主にRTL設計初心者を対象とし、RTL記述の際のコーディングマナーを解説します。
マナーですので、守らなくても、動くコードは書けます。
しかし、マナーを守ってコーディングしないと、保守性が悪くなったり、バグの温床となったり、意図しない回路が合成されたりと、様々な弊害が発生します。
基本的には、Verilog（SystemVerilog含む）を想定していますが、説明するマナーの多くは、VHDLにも当てはまります。
アジェンダ
- なぜ、マナーが必要か？
- コメントの書き方
- エディタ設定を統一すべし
- elseとdefaultは忘れるべからず（組み合わせ回路の書き方）
- ステートマシンの書き方
ウェビナー概要
| 開催日時 | 2026年1月21日（水）13:30～15:00 |
|---|---|
| 講師 | パーソルクロステクノロジー 三浦様 |
| 受講費用 | 無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
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| 受講対象 | HDL（ VHDL またはVerilog）設計の基礎知識がある方 |
| 開催方法 | ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。） ウェビナーツール「Zoom」を利用します。 |
| 参加方法 | 開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。 メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。 |
| 備考 |
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| 受付締切 | 2026年1月20日（火）12:00 |
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