【9/8開催・無料】「Questa Lint紹介ウェビナー」～書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術～
ウェビナー
このウェビナーで分かること
- RTL設計でよくあるヒューマンエラー（信号定義、結線ミス、ビット幅の設定ミス など）
- 初期段階のRTL設計で精査すべきことがら
- ツールが無くても考慮すべきチェック項目
- リントチェックツールの導入で得られるもの
PALTEKでは、FPGA開発において常に時代のニーズに対応できる設計手法や 検証手法を提案しています。
こんな方におすすめです！
- 初歩的なミスによる設計の後戻りを減らしたい
- 熟練FPGA設計者のノウハウを社内に共有化させたい
- デザインレビューの効率化をはかりたい
- 最低限の設計フロー/ルールの整備を行いたい
FPGA設計フローの中で、論理合成やシミュレーション、配置配線よりずっと手前の段階、RTLを記述した瞬間に設計品質は決まってしまいます。
書いた瞬間に決まっている設計品質の問題がFPGAの実機で見つかると、改修に要するコストは数十倍にもなるため、設計の極めて初期の段階で問題を特定し改修することが原則です。
このウェビナーでは最新のQuesta Lintを使ったフローとその有効性について説明します。
アジェンダ
- RTL設計検証の効率化に向けて
- 静的解析ツールを使った高効率フロー
- Lintツールとは？
- Lintツールがあってもなくても配慮すべきチェック項目
- Questa Lint実行フロー
ウェビナー概要
| 開催日時 | 2026年9月8日（火） 13:30～14:30（60分） |
|---|---|
| 受講費用 | 無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
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| 受講対象 | ・FPGA設計者、テストエンジニア ・FPGAプロジェクトマネージャー |
| 開催方法 | ウェビナー形式 ウェビナーツール「Zoom」を利用します。 |
| 参加方法 | 開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。 メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。 |
| 備考 |
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| 受付締切 | 2026年9月7日（月） 12:00 |
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