【4/15開催・無料】FIFO設計を通して学ぶFPGA設計の勘所 第1回
ウェビナー
RTL（Verilog/VHDL）の書き方は覚えたけど、どうやって欲しい機能を実現したら良いか分からない・・・、
IPを繋いで回路を作ることはできるけど、自分で複雑なIPを作ることはできない・・・、
そういったFPGA設計初級を脱して中級を目指す方々へ、FIFOを題材にしてFPGA設計の勘所をお伝えします。
2回構成でお送りするウェビナーの第1回です。
講師紹介
鈴木 昌治 氏
メーカーでの設計や受託設計などを通じて、40年近くFPGAと向き合ってきました。
得意分野は数値演算回路で、その知見を活かし、画像系の座標演算回路を数多く設計してきました。
設計の現場で試行錯誤を重ねる中で、計算幾何学に出会ったときの感動は、今でも忘れられません。
数学的な考え方とハードウェア設計が結びつく面白さを、多くの方に伝えたいと考えています。
本ウェビナーでは、これまでの経験をもとに、FIFO設計を通してFPGA設計の勘所を分かりやすくお伝えします。
主な著作
「ディジタル数値演算回路の実用設計～四則演算、初等超越関数、浮動小数点演算の作りかた～」（CQ出版）アジェンダ
- 前置き（ちょっと寄り道）
- FIFOとは
- FIFOって何がいいの？1
- FIFOって何がいいの？2
- FIFOの構造
- FIFOの構成要素 1：ストレージ機能
- FIFOの構成要素 2：WRアドレス
- FIFOの構成要素 3：RDアドレス
- FIFOの構成要素 4：データ蓄積監視
- FIFOの完成
- ポイントのまとめ
ウェビナー概要
| 開催日時 | 2026年4月15日（水）13:30～15:00 |
|---|---|
| 講師 | 鈴木 昌治 氏 |
| 受講費用 | 無料 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
|
| 受講対象 | HDL（ VHDL またはVerilog）設計の基礎知識がある方 |
| 開催方法 | ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。） ウェビナーツール「Zoom」を利用します。 |
| 参加方法 | 開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。 メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。 |
| 備考 |
|
| 受付締切 | 2026年4月14日（火）12:00 |
ウェビナー視聴お申込みはこちらから
フォームが表示されるまでしばらくお待ち下さい。
恐れ入りますが、しばらくお待ちいただいてもフォームが表示されない場合は、こちらまでお問い合わせください。
