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Siemens EDA/シーメンス EDA

ModelSim 業界標準の
デスクトップ機能検証ツール

ModelSimは、FPGA開発で最も多く採用されているデファクトスタンダードのHDLシミュレータです。

アサーションベース検証とは?

ModelSimはFPGA開発で最も多く採用されているデファクトスタンダードのHDLシミュレータで、VHDL、Verilog、SystemVerilog設計記述の混在設計をシングルカーネルでシミュレーションします。PSL/SVAアサーションを使用するとバグの発生時間とバグの発生箇所を容易に特定できます。またソースコード、波形、プロセス表示機能とそのクロスハイライト連携によりデバッグ効率が格段に向上します。またコードカバレッジを用いてテストの網羅性を測定し定量化できるため、シミュレーシの抜け、漏れを防ぐことができます。ModelSimは標準規格を厳格にサポートしており、どのような設計フローにも開発プロセスにも、容易に取り込むことが可能です。

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ModelSim DE

概要

  • 統合された多言語シミュレーションエンジンにより、リグレッション・スイートにおける最も高いスループットを実現.
  • SystemVerilog(設計構文/アサーション構文)、Verilog、VHDL、SystemCをネイティブにサポート
  • デバッグにおけるコーズ解析により、多言語環境でもバグの根源までトレース可能な高速デバッグを実現
  • カバレッジクロージャを達成する高度なコードカバレッジとその解析機能
  • プロジェクト通期にわたる膨大なカバレッジを統合し、進捗を見極め、プロジェクトの意思決定をサポートする統合型カバレッジデータベースおよびHTMLレポート
  • 対話型の優れたデバッグ環境と共通化されたバッチシミュレーション後のデバッグ環境
  • SVAおよびPSLをサポートし、アサーションの先進のデバッガとビューワを装備したアサーションベース検証手法
ModelSim DE

特徴

言語混在シミュレーション

ModelSimはSystemVerilogの設計構文およびアサーション、Verilog、VHDL、SystemC、PSLといった言語をネイティブにサポートしています。どのような言語混在の設計に対しても優れたシミュレーション性能を実現し、高度なコードカバレッジとデバッグ機能が使用可能です。ModelSimの使いやすさと統合デバッグ/シミュレーション環境は、今日のFPGA設計者に対して、高機能と高い生産性を提供します。

高度なコードカバレッジン

高度なコードカバレッジン

ModelSimでは高度なコードカバレッジ機能と使い勝手の良さにより、ツールラースをより有効に活用できます。コードカバレッジは体系立てられた検証を実現するのに重要なメトイセンス、時間、設計者、計算機といった貴重な検証リソリクスを提供します。測定されたカバレッジはすべて、UCDB(Unified Coverage DataBase)と呼ばれる非常に効率の高いデータベースに収集され、一元化されます。カバレッジのマージやテストランキングなどの解析ユーティリティが備わっており、テスト開発に向けた意思決定が可能です。カバレッジ結果は、各シミュレーション後にインタラクティブに表示することも、複数シミュレーション結果のマージ後をHTML表示することもできます。

ModelSimでは、ステートメントカバレッジ、ブランチカバレッジ、コンディションカバレッジ、エクスプレッションカバレッジ、フォーカスエクスプレッションカバレッジ、トグルカバレッジ、ステートマシン(FSM)カバレッジをサポートしており、これらをUCDBで一元管理することが可能です。

アサーションベース検証

アサーションベース検証

アサーションを使用することで、設計内部で発生する振舞いに対する可視性を上げることができます。これによりバグを特定するまでの時間、バグの修正およびバグが修正されたことを確認するまでの時間を短縮することができます。またアサーションを追加することで、波形を目視確認する作業を自動化することができます。追加されたアサーションは設計とともに再利用することができ、プロジェクトチームや組織として検証の生産性を向上させることができます。

ModelSimでは、SVAやPSL、OVLといったアサーション言語やライブラリをネイティブにサポートしています。記述されたアサーションに指示されたメッセージを表示するだけでなく、パス/フェイルしたアサーションのリスト表示、波形表示が可能です。またサイクルが進むに連れ発生/消滅するスレッドを分かりやすく表示するATV(Assertion Thread Viewer)が搭載されており、アサーションそのもののデバッグや、ローカル変数を使用したアサーションのスレッド解析に有効です。

アサーションベース検証とは

「アサーションベース設計 立ち上げ支援サービス」をご利用ください

Wilson Research Groupが実施した機能検証の市場調査によれば、アサーションを使用する大多数はSystemVerilog Assertions(SVA)を使用しています。SVAは2005年にIEEE標準となっています。新たな手法が登場したときに、それを開発フローに導入するには、言語の習得に始まり、その効果を評価しては改善するなど、多くの労力を要します。
PALTEKではこの労力を低減し、誰もがアサーションを使い始められるようにするための支援策として、「アサーションベース設計 立ち上げ支援サービス」を提供しています。

「アサーションベース設計 立ち上げ支援サービス」についてはこちらをご覧ください

インテリジェントなデバッグ環境

ModelSimのデバッグ環境は、あらゆる言語において、テストデータ、設計データ、コードカバレッジ、アサーションのすべてを効率的に表示し直感的に操作できる環境を提供しています。デバッグや解析はシミュレーション中にリアルタイムで行うことも、またバッチシミュレーション後に保存された結果に対しても実行することが可能です。

ソースコード表示、オブジェクト表示、波形表示などすべてのウィンドウ間においてハイパーリンクによるナビゲーションが可能で、あらゆる角度からデバッグ/解析を進めることができます。ウィンドウ操作は非常に直感的で、本来のデバッグ/解析作業に集中することができます。またデータフロー表示は、バグの原因特定にも威力を発揮します。

ModelSim PE新規販売終了

概要

  • 統合された多言語シミュレーションエンジンにより、リグレッション・スイートにおける最も高いスループットを実現
  • SystemVerilog(設計構文)、Verilog、VHDL、SystemCをネイティブにサポート、先端の設計環境を効果的に検証
  • デバッグにおけるコーズ解析により、多言語環境でもバグの根源までトレース可能な高速デバッグを実現
  • カバレッジクロージャを達成する高度なコードカバレッジとその解析機能
  • プロジェクト通期にわたる膨大なカバレッジを統合し、進捗を見極め、プロジェクトの意思決定をサポートする統合型カバレッジデータベースおよびHTMLレポート
  • 対話型の優れたデバッグ環境と共通化されたバッチシミュレーション後のデバッグ環境

※ ModelSim PEは ModelSim DEと同じカーネルを使用し、同じシミュレーション性能を提供しますが、PSL/SVAなどのアサーション機能を使用することはできません。また64ビットOSには対応していません。

お客様の用途に合わせた設計環境が選択可能です

ASIC / IC / FPGA 設計業界において、ModelSim/Questaは幅広く活用され多くの実績がございます。​
また、多くのエディション/グレードが存在し、お客様の用途に合わせ柔軟な選択が可能です。

 

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シーメンスEDA ご契約者様向けサービス

弊社経由で ModelSim/Questa Core/Questa Prime の保守/タームライセンス契約 をいただいているお客様には、無償でウェビナーや技術資料をご提供しています。
詳しくは 「シーメンスEDAご契約者様向けサービス」 をご覧ください。

ウェビナー

Questa/ ModelSimトレーニングウェビナー

いずれも3か月に1~2回開催

  • ModelSimウェビナー  一連の操作を学ぶ入門編 
  • ModelSimウェビナー  Vivado®との連携使用 解説編 
  • ModelSimウェビナー  アドバンスドデバッグ編 
  • ModelSimウェビナー  コードカバレッジ編
  • Questa Core  オプティマイズによる高速化テクニック編(今後提供予定)

技術知識ウェビナー

3‐4カ月に1回開催

  • アサーションベース検証実践ウェビナー
  • 初心者のためのテストベンチ記述
    • Verilog_SystemVerilog編
    • VHDL編

Questa Core/ Primeトレーニングウェビナー

個別開催

  • SystemVerilogでのランダムシミュレーションの記述方法/Questa Prime活用方法

技術資料

  • ModelSim ユーザーガイド
  • コードカバレッジユーザーガイド
  • ModelSim Tips集
  • Vivado/ModelSim共用IEEE-1735 Ver.2暗号化手順書

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