【10/29開催】FPGA非同期設計ウェビナー～非同期設計の問題点の理解、非同期回路の設計、検証時のポイント～

2024/04/01

有償ウェビナー

FPGA非同期設計ウェビナー
～非同期設計の問題点の理解、非同期回路の設計、検証時のポイント～

LSIの高機能化にともない、多くの設計で複数のクロックドメインが存在するようになりました。また、IPなどを活用した場合、知らず知らずのうちに非同期設計となっていることもあります。非同期の問題はRTLシミュレーションでは発見が困難なため、設計段階でのケアが必要となります。

当ウェビナーではこの非同期（CDC）回路の問題点をあらためて認識するとともに、当問題を回避するための対処方法を学習頂けます。是非ご活用ください。

ウェビナー概要

開催日時	2025年10月29日（水）13:30～15:40
講師	CMエンジニアリング株式会社二見様
受講費用	税込価格：27,500円 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
お支払い方法	・事前銀行振込みのみとなります。・申込み完了後、PALTEKから請求書を送付いたします。・開催前までのお振込みが必要となります。
受講対象	LSI（ASIC/ FPGA）設計者
参加者特典	参加者全員に同期化回路IPのサンプル（VHDL版/ Verilog版）をご提供
開催方法	ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。）ウェビナーツール「Zoom」を利用します。
受講方法	お振込み確認後、開催前日までにお申込みいただいた方へウェビナー入場用のURLを別途メールにてお知らせいたします。メールが届かない方は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームにてご連絡ください。
キャンセルポリシー	キャンセルご希望の場合、開催日前々日までにご連絡ください。なお、ご入金後のキャンセルはお受けできませんので予めご了承ください。
備考	※ 競合製品取り扱い企業様のお申込みについては、お断りする場合がありますので予めご了承ください。 ※ 個人およびフリーメールアドレスによるお申込みはお断りしています。
受付締切	2025年10月23日（木）12:00
振込期限	2025年10月23日（木）14:00

アジェンダ

非同期設計の問題点
- (1) 非同期回路の定義
- (2) メタ・ステーブルの問題
- (3) リコンバージェンスによる問題
- (4) データの取りこぼし問題
非同期回路の設計
- (1) 着眼点
- (2) 同期化回路の挿入
- (3) 同期化回路IP化
非同期回路の検証
- (1) 着眼点
- (2) 構造的チェック
- (3) 機能的チェック
- (4) フォーマル検証ツール使用例
非同期設計・検証の文書化
- (1) 着眼点
- (2) 機能仕様書
- (3) 検証仕様書