【11/13開催＊保守中ユーザー様限定＊】初心者のためのテストベンチ記述～Verilog_SystemVerilog編～

2023/01/07

ウェビナー

「初心者のためのテストベンチ記述～Verilog_SystemVerilog編～」ウェビナーを開講いたします。
当ウェビナーはPALTEK経由でModelSim/ Questaの保守更新をご契約いただいているお客様限定となります。
初心者の方に限らず、数年ぶりにFPGA設計に携わる方、また中堅の方でも学びを得ていただける内容となっております。是非ご活用ください。

アジェンダ

Verilogテストベンチ基本記述
クロック/リセット生成
データ生成
シミュレーション終了記述
Task化されたテストベンチ記述
fork/joinで処理を並列化
値のランダム生成
ファイルリード、ライト
force/releaseで信号値固定

ウェビナー概要

開催日時	2025年11月13日（木）13:30～14:50
受講費用	無償 ※ 会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
受講対象	・HDL（ VHDL またはVerilog）設計の基礎知識がある方・ModelSim/ QuestaをPALTEK経由で保守更新中の部署、会社の方
開催方法	ウェビナー形式（チャット機能によりリアルタイムで質疑応答可能です。）ウェビナーツール「Zoom」を利用します。
参加方法	開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。
備考	※ 競合製品取り扱い企業様のお申込みについては、お断りする場合がありますので予めご了承ください。 ※ 個人およびフリーメールアドレスによるお申込みはお断りしています。
受付締切	2025年11月12日（水）12:00