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【2/20開催・無料】知っていると楽しい半導体設計の世界<後編>〜半導体設計者のためのRTL設計の歴史と進化〜

【2/20開催・無料】知っていると楽しい半導体設計の世界<後編>〜半導体設計者のためのRTL設計の歴史と進化〜
ウェビナー

昨年11月12日に開催を予定しておりましたウェビナーにつきまして、開催当日にやむを得ない事情により中止することとなり、ご参加を予定いただいていた皆様には、多大なるご迷惑をおかけしましたこと、改めて深くお詫び申し上げます。

このたび、同内容のウェビナーを再度開催する運びとなりましたので、ご案内申し上げます。
前回お申込み・ご関心をお寄せいただいた皆様には、ぜひ改めてご参加をご検討いただけましたら幸いです。

半導体設計者の新人社員、初心者に向けた半導体設計雑学ウェビナーの後編になります。
本ウェビナーは前編の基本的な半導体開発設計手法から派生している論理実装手法や検証手法の話を中心に行います。
前編の内容に増して、より様々な設計手法を理解できる内容になっています。

アジェンダ

  • 前編の簡単な振り返り
  • より実行速度が速い検証
  • 専用論理合成ツールや高位合成ツール
  • 様々な検証ツール
  • 今後の半導体回路設計の展望

ウェビナー概要

開催日時 2026年2月20日(金)13:30~15:00
受講費用 無料
会議室などで複数名での受講をご希望される方は、人数分のお申込みが必要となります。
受講対象 ・新人向け、これから勉強したい方向け
・FPGA設計者、テストエンジニア
・FPGAプロジェクトマネージャー
開催方法 ウェビナー形式(チャット機能によりリアルタイムで質疑応答可能です。)
ウェビナーツール「Zoom」を利用します。
参加方法 開催前日までにお申込みいただいた方へは、ウェビナー入場用のURLを別途メールにてお知らせいたします。
メールが届かない場合は、迷惑メールフォルダをご確認いただくか、お問い合わせフォームよりご連絡ください。
備考
競合製品取り扱い企業様のお申込みについては、お断りする場合がありますので予めご了承ください。
個人およびフリーメールアドレスによるお申込みはお断りしています。
受付締切 2026年2月19日(木)12:00

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