【2/26開催】「桁違いなシミュレーションの高速化」～テストベンチとS2C社プロトタイプボードで実現する５つのポイント～
ウェビナー FPGA設計においてシミュレーションの実行時間がかかることで、トップレベルや多くのパターンでのシミュレーションを断念し実機で...
【2/20開催＊特別無償開催＊】ModelSimウェビナー～一連の操作を学ぶ入門編～
【 特別無償開催 】ウェビナー ModelSimウェビナー ～ 一連の操作を学ぶ入門編 ～ このたび、通常ではPALTEK経由でご契約中...
【2/14開催】【なぜFPGAでAI実装しない？】皆の誤解を解いて真実を知れば簡単実装できます
ウェビナー 「FPGAは都度コンパイルしないといけないから、AI開発には向かない」 そう思われていますが、実は一度だけで大丈夫です。 今...
Vivado® ML Editionで表示されるメッセージについて 【第1回】
皆さん、こんにちは。 今回は、Vivado® ML EditionでSynthesis/Implementationの実行時に表示される...
【2/13開催＊保守中ユーザー様限定＊】Questa Base/Coreトレーニングウェビナー②～シミュレーション・デバッグ編～
ウェビナー Questa Base/Coreに新たに搭載されたVisualizerを使ったデバッグ方法と、シミュレーションを効率化するた...
【2/6開催＊保守中ユーザー様限定＊】Questa Base/Coreトレーニングウェビナー①～シミュレーション・バッチ実行編～
ウェビナー Questa Base/Coreに新たに搭載されたVisualizerを使用するためのシミュレーション実行方法を説明します。...
【1/31開催】AMD社FPGA コスト重視ファミリーと長期供給ソリューション紹介ウェビナー
ウェビナー 大好評につき第3回目を開催いたします。 最新のAMD社FPGAコスト重視ファミリーについて参考価格情報も含めて紹介させていた...
【1/30開催】FPGA高位合成／検証手法がもたらす革新的な４つのメリット～高位合成で実現するC/C++からの効率的FPGA開発技法と具体的アプローチ～
ウェビナー 近年、注目を集めているFPGAプログラミングの開発には、ハードウェア記述言語で論理回路（RTL）を作成する必要があります。こ...
【1/22開催】FPGA非同期設計ウェビナー～ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ～
有償ウェビナー FPGA非同期設計ウェビナー～ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ～ LSIの高機能化にとも...
【1/15開催】FPGA設計におけるリビジョン管理システムの活用
ウェビナー ソフトウェアのソースコード管理には、Gitなどのリビジョン管理システムが広く活用されています。FPGAもVerilog, V...
【12/19開催】今すぐ始められるFPGA設計資産再利用化の策 6選
ウェビナー 弊社で開催している仕様書や製品に関するウェビナーのアンケートにて設計資産の再利用に課題を抱えているとのコメントを多くいただい...
【12/18開催】書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術 〜FPGAの品質を左右する全集中の記述にはツールが不可欠〜「Questa Lint紹介ウェビナー」
ウェビナー FPGA設計フローの中で、論理合成やシミュレーション、配置配線よりずっと手前の段階、RTLを記述した瞬間に設計品質は決まって...
【12/12開催＊保守中ユーザー様限定＊】Questa Base / Coreトレーニングウェビナー ～新デバッグ機能Visualizer編～
ウェビナー Questa Base および Questa Coreではバージョン2023.2より既存のデバッグ機能に加え、新たにVisu...
【12/5 PM開催＊保守中ユーザー様限定＊】ModelSimウェビナー～コードカバレッジ編～
【 保守中ユーザー様限定 】ウェビナー ModelSimウェビナー ～ コードカバレッジ編 ～ PALTEK経由でModelSim/ Q...
【12/5 AM開催＊保守中ユーザー様限定＊】ModelSimウェビナー～一連の操作を学ぶ入門編～
【 保守中ユーザー様限定 】ウェビナー ModelSimウェビナー ～ 一連の操作を学ぶ入門編 ～ PALTEK経由でModelSim/...
【12/4開催】部品の製造中止にともなう改版設計のポイント ～3つの不具合原因と2つの対策～
ウェビナー 昨今、部品の生産中止に伴う基板改版の相談が増加傾向にあり、過去の資産を流用する事で作業工数を削減できる一方、確認不足から不具...
【11/20開催＊保守中ユーザー様限定＊】初心者のためのテストベンチ記述 ～Verilog_SystemVerilog編～
【 保守中ユーザー様限定 】ウェビナー 初心者のためのテストベンチ記述 ～Verilog_SystemVerilog編～ 「初心者のため...
【11/13開催】回路設計者が知って得する目視検図の課題とツールでの効率化 入門編
ウェビナー 今回のウェビナーでは、回路設計者にとって避けては通れない基板の「検図」をテーマに取り上げます。目視検図には必須事項や課題、リ...
【11/7開催＊保守中ユーザー様限定＊】Questa Base / Coreトレーニングウェビナー ～新デバッグ機能Visualizer編～
ウェビナー Questa Base および Questa Coreではバージョン2023.2より既存のデバッグ機能に加え、新たにVisu...
【10/16開催】「AXIバス徹底解説ウェビナー」～AXIバストラブル撲滅へ3つのキーワードを伝授～
ウェビナー 過去のウェビナーで多くの方々からご要望いただいていた「AXIバス徹底解説ウェビナー」を開催いたします。 AXIバスの基礎から...
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