設計
新しい順 | 古い順
【6/5開催】書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術 〜FPGAの品質を左右する全集中の記述にはツールが不可欠〜「Questa Lint紹介ウェビナー」
【5/30開催】AMD社 Zynq 適応型SoCの真価：実際の使用例とその可能性
【5/22＊好評につき2回目開催！！】【なぜFPGAでAI実装しない？】皆の誤解を解いて真実を知れば簡単実装できます
【5/21開催】マネジメント向け特別ウェビナー FPGA開発プロセスの曲がり角～組織として対応能力をどう成熟させるか～
【5/14開催＊保守中ユーザー様限定＊】アサーションベース検証実践ウェビナー
【4/23開催】回路設計者が知って得する！検図の効率化／基板設計者とのコミュニケーション改善〜CiCAM Gravityの活用〜
【4/17開催】Questa Base紹介ウェビナー ～デバッグ機能が充実したQuestaエントリーモデル～
【4/16開催】AMD社FPGA コスト重視ファミリーと長期供給ソリューション紹介ウェビナー
【4/9開催】「オートフロアプラン」によるQoR改善と成功事例
【3/6開催】＊有償（保守中ユーザー様無償）ウェビナー＊アサーションベース検証実践ウェビナー
【3/5開催】コードカバレッジ機能活用のすすめ ウェビナー
【2/26開催】「桁違いなシミュレーションの高速化」～テストベンチとS2C社プロトタイプボードで実現する５つのポイント～
【2/14開催】【なぜFPGAでAI実装しない？】皆の誤解を解いて真実を知れば簡単実装できます
Vivado® ML Editionで表示されるメッセージについて 【第1回】
【12/12開催＊保守中ユーザー様限定＊】Questa Base / Coreトレーニングウェビナー ～新デバッグ機能Visualizer編～
【10/16開催】「AXIバス徹底解説ウェビナー」～AXIバストラブル撲滅へ3つのキーワードを伝授～
【8/28開催】「検証戦略の検討から検証項目抽出方法までを解説」FPGA機能検証ウェビナー ～ 10のキーワードでまとめる検証の極意 ～
【Versal™ACAP】PCIe Link Debug②【Vivado® ML 2021.2】
PetaLinux® ビルド時間の短縮方法
最近の記事
-
Zynq™ UltraScale+™ MPSoC リモートアップデートについて
-
【8/27開催・無料】「FPGA設計をリユース／リデュース／リサイクル」 ～HDL Designer 紹介ウェビナー～
-
【8/28開催】仕様書の書き方ウェビナー～ 失敗事例とともに仕様書を理解。仕様書の重要性、機能仕様書の書き方のポイントを伝授 ～
-
設計と検証に関する生成AI / LLM活用の議論（Design and Verification LANDSCAPE 2024-Vol2）
-
SystemVerilogにおけるレースコンディション（Design and Verification LANDSCAPE 2024-Vol1）
タグ
- FPGA (229)
- 設計 (156)
- 検証 (80)
- Vivado (70)
- 受付終了 (45)
- AI (42)
- 半導体 (41)
- ModelSim (40)
- メモリ (25)
- Micron (25)
- MPSoC (24)
- Vitis (22)
- モデルベース開発 (19)
- Vitis AI (19)
- Versal (18)
- Simulink (16)
- QuestaSim (16)
- SSD (13)
- 電源 (11)
- サーバ/ストレージ (11)
- SystemVerilog (11)
- アナログ回路 (9)
- Nexperia (9)
- GPU (8)
- IoT (7)
- アサーション (7)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (6)
- 受付中 (6)
- クロック (6)
- 5G (5)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- Microchip (3)
- 組み込みLinux (3)
- MaxLinear (3)
- イーサネット (2)
- マイコン (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- クラウド (2)
- シリアル通信 (2)
- Questa Lint (2)
- CPUボード (1)
- PCIe (1)
- ジッタバッファ (1)
- Quartus (1)