設計
新しい順 | 古い順
【3/12開催＊保守中ユーザー様限定＊】アサーションベース検証実践ウェビナー
【3/5開催＊保守中ユーザー様限定＊】Questa Base/Coreトレーニングウェビナー③～コードカバレッジ編～
【3/4開催＊保守中ユーザー様限定＊】初心者のためのテストベンチ記述 ～Verilog_SystemVerilog編～
【3/3開催・無料】FPGA設計への生成AI活用の第一歩 ～生成AIと等価性検証ツールを用いたRTLリファクタリング/VHDL－Verilog変換～
【2/26AM開催・無料】知っていると楽しい半導体設計の世界＜後編＞〜半導体設計者のためのRTL設計の歴史と進化〜
【2/25開催・無料】AXI検証自動化ソリューション紹介ウェビナー ～AXIバスの課題を永続的に解決する検証環境／ノウハウをご提供～
【2/12開催・無料】QuestaSim Visualizerで役立つ実践的デバッグフロー紹介ウェビナー
【2/5開催・無料】Questa Base紹介ウェビナー ～デバッグ機能が充実したQuestaエントリーモデル～
【2/4開催・無料】AMD社FPGA コスト重視ファミリーと長期供給ソリューション紹介ウェビナー
【1/29開催・無料】今すぐ始められるFPGA設計資産再利用化の策 6選
【1/27開催・無料】仕様書がない／RTLや回路図しか存在しない場合の置き換えサービス紹介ウェビナー
【1/21開催・無料】RTLコーディングマナー～RTL設計初心者に贈るコーディングマナー集～
【1/15開催・無料】オペアンプで楽しく学べるアナログ・シンセサイザー ～オペアンプで簡単デザイン／アナログ回路が楽しみながら学べる～
【1/14開催・無料】コードカバレッジ機能活用のすすめ ウェビナー
【1/8開催・無料】FPGA設計の資産構築・共有化を後押しするサービスご紹介ウェビナー
【12/23開催・無料】ダイジェスト版 「AIはFPGA設計できるか？2025」～FPGA設計への生成AI活用：この１年間の進化～
【12/18PM開催・無料】「FPGA設計 非同期転送（CDC）問題の原因と解決策」ウェビナー ～再現性が低い／対策が極めて困難な不具合原因～
【12/18AM開催・無料】AMD x86 Embedded CPU 最新ロードマップウェビナー ～Advantech社様登壇！次世代組込みシステム開発の最前線～
【12/3開催・無料】放射線に強い回路をどう作る？Precision HiRel活用事例の紹介
最近の記事
タグ
- FPGA (233)
- 設計 (168)
- 検証 (85)
- Vivado (75)
- 半導体 (45)
- ModelSim (45)
- 受付終了 (42)
- AI (38)
- メモリ (30)
- Micron (28)
- MPSoC (25)
- Vitis (23)
- Vitis AI (20)
- QuestaSim (20)
- モデルベース開発 (19)
- Versal (19)
- Simulink (16)
- SSD (14)
- SystemVerilog (14)
- 電源 (12)
- サーバ/ストレージ (12)
- アナログ回路 (10)
- Nexperia (10)
- 受付中 (9)
- IoT (8)
- GPU (8)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (6)
- 5G (6)
- アサーション (6)
- クロック (6)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- マイコン (4)
- Questa Lint (4)
- CDC (4)
- Microchip (3)
- クラウド (3)
- 組み込みLinux (3)
- MaxLinear (3)
- イーサネット (2)
- EOL (2)
- PCIe (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- シリアル通信 (2)
- CPUボード (1)