設計
新しい順 | 古い順
【企業様向けプライベートウェビナー】「検証戦略の検討から検証項目抽出方法までを解説」FPGA機能検証ウェビナー ~ 10のキーワードでまとめる検証の極意 ~
【企業様向けプライベートウェビナー】仕様書の書き方ウェビナー~ 失敗事例とともに仕様書を理解。仕様書の重要性、機能仕様書の書き方のポイントを伝授 ~
【企業様向けプライベートウェビナー】FPGA非同期設計ウェビナー~ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ~
FPGA非同期設計ウェビナー~ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ~
【9/17開催・無料】AIはFPGA設計できるか?2026 ~AIがハードウェア設計する時代の幕開け~
【9/16開催・無料】AMD社FPGA コスト重視ファミリーと長期供給ソリューション紹介ウェビナー
【9/11開催】FPGA非同期設計ウェビナー~ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ~
【9/8開催・無料】「Questa Lint紹介ウェビナー」~書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術~
【9/3開催*保守中ユーザー様限定*】初心者のためのテストベンチ記述 ~Verilog_SystemVerilog編~
【8/28開催】仕様書の書き方ウェビナー~ 失敗事例とともに仕様書を理解。仕様書の重要性、機能仕様書の書き方のポイントを伝授 ~
【8/26開催・無料】FPGA設計への生成AI活用の第一歩 ~生成AIと等価性検証ツールを用いたRTLリファクタリング/VHDL-Verilog変換~
高位合成がもたらす価値を高める高位設計/高位検証(Design and Verification LANDSCAPE 2022-Vol1)
【8/20開催・無料】AMD社Zynq適応型SoCの真価 ~実際の使用例とその可能性~
Vivado® ML Editionで表示されるメッセージについて 【第2回】
【8/4開催*保守中ユーザー様限定*】初心者のためのテストベンチ記述 ~VHDL編~
【7/22開催・無料】RTLコーディングマナー~RTL設計初心者に贈るコーディングマナー集~
【7/14PM開催・無料】QuestaSim Visualizerで役立つ実践的デバッグフロー紹介ウェビナー
【7/14AM開催・無料】はじめてのFPGA開発 ~全体像と選定のポイントをやさしく解説~
【7/9開催・無料】EMC対策設計ウェビナーシリーズ 第2回「波形整合を理解し、EMC対策の実践力を養う」
最近の記事
タグ
- FPGA (256)
- 設計 (191)
- 検証 (99)
- Vivado (79)
- 受付終了 (60)
- ModelSim (50)
- 半導体 (47)
- AI (40)
- メモリ (33)
- Micron (30)
- MPSoC (28)
- QuestaSim (26)
- Vitis (24)
- モデルベース開発 (20)
- Versal (20)
- Vitis AI (20)
- 電源 (18)
- SystemVerilog (17)
- アナログ回路 (16)
- Simulink (16)
- SSD (15)
- 受付中 (13)
- サーバ/ストレージ (13)
- IoT (10)
- Nexperia (10)
- GPU (9)
- アサーション (8)
- 5G (7)
- クロック (7)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (6)
- So-One (5)
- SiTime (5)
- Verilog (5)
- 映像伝送 (4)
- 組み込みLinux (4)
- CDC (4)
- イーサネット (3)
- マイコン (3)
- PCIe (3)
- Microchip (3)
- クラウド (3)
- シリアル通信 (3)
- Questa Lint (3)
- MaxLinear (3)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- EOL (1)





