FPGA非同期設計ウェビナー～ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ～
有償ウェビナー FPGA非同期設計ウェビナー～ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ～ LSIの高機能化にとも...
【FPGAテストベンチ/検証ノウハウ】DDRメモリモデルの初期値設定方法
皆さんこんにちは。 FPGAなどを使用する際にDDRメモリも組み合わせて使用することはございますか。 そのような場合、ロジックを組み立て...
業界最安値のGPUaaS「GPUSOROBAN」を実際に試してみた（5）～Dockerコンテナを使用し機械学習プロト環境を作る～【GPUSOROBANのベアメタルの導入編】
皆さん、こんにちは。 本ブログは最新のGPUが使える上に、とても安いと噂の「GPUSOROBAN」がどんな感じのものなのか、Docker...
IBERTデザインの使用方法 【第2回】
皆さん、こんにちは。 Vivado® ML Editionにはトランシーバを評価するためのIBERT(Integrated Bit Er...
高位合成がもたらす価値を高める高位設計／高位検証（Design and Verification LANDSCAPE 2022-Vol1）
目次 はじめに アルゴリズムのRTL実装 高位でビット精度の型を使うことが鍵 ACデータタイプの活用 HLS LIBSの活用 ビット精度...
Vivado® ML Editionで表示されるメッセージについて 【第2回】
今回は、前回ブログの続きで、Vivado® ML Editionで表示されるメッセージについて記載します。 Vivado® ML Edi...
【4/21開催・無料】「Questa Lint紹介ウェビナー」～書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術～
ウェビナー FPGA設計フローの中で、論理合成やシミュレーション、配置配線よりずっと手前の段階、RTLを記述した瞬間に設計品質は決まって...
【4/15開催・無料】FIFO設計を通して学ぶFPGA設計の勘所 第1回
ウェビナー RTL（Verilog/VHDL）の書き方は覚えたけど、どうやって欲しい機能を実現したら良いか分からない・・・、 IPを繋い...
【4/9開催・無料】桁違いなシミュレーション高速化ソリューション紹介ウェビナー
ウェビナー ゲート規模拡大に伴う検証時間の増大は、常に設計者の課題となっています。 本セミナーでは、課題解決の一つである協調検証について...
【3/12開催＊保守中ユーザー様限定＊】アサーションベース検証実践ウェビナー
ウェビナー 関連TECHブログ 関連TECHブログ こんな方におすすめ 波形の目視確認に多くの時間を取られている方 デバッグに多大なる時...
【3/5開催＊保守中ユーザー様限定＊】Questa Base/Coreトレーニングウェビナー③～コードカバレッジ編～
ウェビナー Questa Base/Coreに新たに搭載されたVisualizerを使ったコードカバレッジを有効にしたシミュレーションの...
【3/18開催＊保守中ユーザー様限定＊】Questa Base/Coreトレーニングウェビナー④～アサーション編～
ウェビナー 本ウェビナーは、「アサーションの記述はできるが、ModelSim DE や Questa Base/Core を使ったシミュ...
【3/4開催＊保守中ユーザー様限定＊】初心者のためのテストベンチ記述 ～Verilog_SystemVerilog編～
ウェビナー 「初心者のためのテストベンチ記述 ～Verilog_SystemVerilog編～」ウェビナーを開講いたします。 当ウェビナ...
【3/3開催・無料】FPGA設計への生成AI活用の第一歩 ～生成AIと等価性検証ツールを用いたRTLリファクタリング/VHDL－Verilog変換～
ウェビナー 生成AIを活用した業務効率化が様々な分野で進んでいますが、FPGA設計の分野では活用が進んでいないのが現状です。安心して生成...
【2/26PM開催＊保守中ユーザー様限定＊】Questa Base/Coreトレーニングウェビナー②～シミュレーション・デバッグ編～
ウェビナー Questa Base/Coreに新たに搭載されたVisualizerを使ったデバッグ方法と、シミュレーションを効率化するた...
【2/26AM開催・無料】知っていると楽しい半導体設計の世界＜後編＞〜半導体設計者のためのRTL設計の歴史と進化〜
ウェビナー 昨年11月12日に開催を予定しておりましたウェビナーにつきまして、開催当日にやむを得ない事情により中止することとなり、ご参加...
【2/25開催・無料】AXI検証自動化ソリューション紹介ウェビナー ～AXIバスの課題を永続的に解決する検証環境／ノウハウをご提供～
ウェビナー AXIバスは、アドレス、データ、レスポンスが分離された複雑なプロトコルです。 検証の観点として、 先行リクエスト発行、レスポ...
【2/19開催＊保守中ユーザー様限定＊】Questa Base/Coreトレーニングウェビナー①～シミュレーション・バッチ実行編～
ウェビナー Questa Base/Coreに新たに搭載されたVisualizerを使用するためのシミュレーション実行方法を説明します。...
【2/18開催・無料】V2X（Vehicle to X）通信技術解説ウェビナー ＜前編＞ ～未来を拓く事業イノベーション創出～
ウェビナー 自動運転の普及が進む中、V2X通信は交通の安全性だけでなく、モビリティ・サービスの高度化と効率化を実現致します。本ウェビナー...
【2/12開催・無料】QuestaSim Visualizerで役立つ実践的デバッグフロー紹介ウェビナー
ウェビナー HDL設計において、シミュレータを使ったデバッグ作業で波形ビューアとソースコードのみに頼っていませんか？設計プロジェクトの工...
最近の記事
タグ
- FPGA (233)
- 設計 (168)
- 検証 (85)
- Vivado (75)
- 半導体 (45)
- ModelSim (45)
- 受付終了 (42)
- AI (38)
- メモリ (30)
- Micron (28)
- MPSoC (25)
- Vitis (23)
- Vitis AI (20)
- QuestaSim (20)
- モデルベース開発 (19)
- Versal (19)
- Simulink (16)
- SSD (14)
- SystemVerilog (14)
- 電源 (12)
- サーバ/ストレージ (12)
- アナログ回路 (10)
- Nexperia (10)
- 受付中 (9)
- IoT (8)
- GPU (8)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (6)
- 5G (6)
- アサーション (6)
- クロック (6)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- マイコン (4)
- Questa Lint (4)
- CDC (4)
- Microchip (3)
- クラウド (3)
- 組み込みLinux (3)
- MaxLinear (3)
- イーサネット (2)
- EOL (2)
- PCIe (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- シリアル通信 (2)
- CPUボード (1)