設計
新しい順 | 古い順
【6/26開催＊保守中ユーザー様限定＊】初心者のためのテストベンチ記述 ～Verilog_SystemVerilog編～
【7/9開催】Questa Base紹介ウェビナー ～デバッグ機能が充実したQuestaエントリーモデル～
【7/10開催】FPGA設計の資産構築・共有化を後押しするサービスご紹介ウェビナー
【企業様向けプライベートウェビナー】「検証戦略の検討から検証項目抽出方法までを解説」FPGA機能検証ウェビナー ～ 10のキーワードでまとめる検証の極意 ～
【企業様向けプライベートウェビナー】仕様書の書き方ウェビナー～ 失敗事例とともに仕様書を理解。仕様書の重要性、機能仕様書の書き方のポイントを伝授 ～
【企業様向けプライベートウェビナー】FPGA非同期設計ウェビナー～ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ～
FPGA非同期設計ウェビナー～ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ～
高位合成がもたらす価値を高める高位設計／高位検証（Design and Verification LANDSCAPE 2022-Vol1）
Vivado® ML Editionで表示されるメッセージについて 【第2回】
【5/22＊好評につき2回目開催！！】【なぜFPGAでAI実装しない？】皆の誤解を解いて真実を知れば簡単実装できます
【5/21開催】マネジメント向け特別ウェビナー FPGA開発プロセスの曲がり角～組織として対応能力をどう成熟させるか～
【5/14開催＊保守中ユーザー様限定＊】アサーションベース検証実践ウェビナー
【4/23開催】回路設計者が知って得する！検図の効率化／基板設計者とのコミュニケーション改善〜CiCAM Gravityの活用〜
【4/17開催】Questa Base紹介ウェビナー ～デバッグ機能が充実したQuestaエントリーモデル～
【4/16開催】AMD社FPGA コスト重視ファミリーと長期供給ソリューション紹介ウェビナー
【4/9開催】「オートフロアプラン」によるQoR改善と成功事例
【3/6開催】＊有償（保守中ユーザー様無償）ウェビナー＊アサーションベース検証実践ウェビナー
【3/5開催】コードカバレッジ機能活用のすすめ ウェビナー
【2/26開催】「桁違いなシミュレーションの高速化」～テストベンチとS2C社プロトタイプボードで実現する５つのポイント～
最近の記事
タグ
- FPGA (224)
- 設計 (150)
- 検証 (81)
- Vivado (71)
- ModelSim (42)
- 半導体 (39)
- AI (39)
- 受付終了 (36)
- メモリ (25)
- Micron (25)
- MPSoC (23)
- Vitis (22)
- モデルベース開発 (19)
- Vitis AI (19)
- Versal (18)
- Simulink (16)
- QuestaSim (15)
- SSD (13)
- 電源 (11)
- 受付中 (11)
- サーバ/ストレージ (11)
- SystemVerilog (11)
- アナログ回路 (9)
- Nexperia (9)
- GPU (8)
- IoT (7)
- アサーション (7)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (6)
- クロック (6)
- 5G (5)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- Microchip (3)
- 組み込みLinux (3)
- MaxLinear (3)
- イーサネット (2)
- マイコン (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- クラウド (2)
- シリアル通信 (2)
- Questa Lint (2)
- EOL (1)
- CPUボード (1)
- PCIe (1)
- ジッタバッファ (1)