設計
新しい順 | 古い順
HDL PROJECT Block Memory Generator(8.4)でURAMを使用する方法(一例)
SystemVerilogの基礎知識（検証編）【その１：概要】
SystemVerilogの基礎知識【その２】
Kria™ SOM評価ボードを使ったユーザーデザイン実装の一例紹介（Ubuntu Base）
AMD 7シリーズFPGAでのIP設定変更が正しく反映されないときの解決方法（LogiCORE™ IP 7 シリーズ FPGAs Transceivers Wizard）
Ubuntu環境でのSSDサイズ移行（大容量から小容量へ）
評価だけでは終わらせるな！AMD社Kria™ SOMを活用したエッジAI開発設計
【Vivado®使用方法】Vivado®IPの参考デザインの出力方法
【MPSoC応用例】ファン回転速度の検出＆回転速度の制御
SystemVerilogの基礎知識【その１】
【ModelSim®使用方法】ModelSim®単独で使用する場合のVivado® IPライブラリの特定と設定方法
Zynq® UltraScale+™ MPSoC PetaLinux® FSBL起動時のQSPI CLOCKの変更方法
PetaLinux® FSBLを変更する方法
FPGAの検証に対するテストベンチの考察（Design and Verification LANDSCAPE 2022-Vol2）
PetaLinux® U-bootを変更する方法
【Vivado®で使用するXDCファイルの基本的な記述例】第5回 XDCファイルの基本的な記述について
【企業様向けプライベートウェビナー】「検証戦略の検討から検証項目抽出方法までを解説」FPGA機能検証ウェビナー ～ 10のキーワードでまとめる検証の極意 ～
【企業様向けプライベートウェビナー】仕様書の書き方ウェビナー～ 失敗事例とともに仕様書を理解。仕様書の重要性、機能仕様書の書き方のポイントを伝授 ～
【企業様向けプライベートウェビナー】FPGA非同期設計ウェビナー～ 非同期設計の問題点の理解、非同期回路の設計、検証時のポイント ～
最近の記事
タグ
- FPGA (236)
- 設計 (170)
- 検証 (87)
- Vivado (77)
- ModelSim (45)
- 半導体 (44)
- 受付終了 (44)
- AI (39)
- メモリ (30)
- MPSoC (28)
- Micron (28)
- Vitis (24)
- Versal (20)
- Vitis AI (20)
- QuestaSim (20)
- モデルベース開発 (19)
- Simulink (16)
- SystemVerilog (16)
- 電源 (15)
- SSD (14)
- アナログ回路 (12)
- サーバ/ストレージ (12)
- Nexperia (10)
- IoT (9)
- 受付中 (8)
- GPU (8)
- アサーション (7)
- クロック (7)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (6)
- 5G (6)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- 組み込みLinux (4)
- CDC (4)
- Verilog (4)
- イーサネット (3)
- マイコン (3)
- Microchip (3)
- クラウド (3)
- シリアル通信 (3)
- Questa Lint (3)
- MaxLinear (3)
- PCIe (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- EOL (1)