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【FPGAテストベンチ/検証ノウハウ】テストベンチTEXTIOの使い方 ～応用～ Vivado®ロジックアナライザーでキャプチャしたデータを利用する(Verilog編)
FPGAの置換（Spartan®-6 FPGA ファミリ）第6回（置換可能なデバイス選定：メモリインタフェース編）
Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編③）～DUAL Zynq® UltraScale+™ MPSoCのシミュレーション方法：サンプルデザインあり～
Zynq® UltraScale+™ MPSoC PetaLinux®でQSPI起動データの作成（前編）
Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編②）～AXI CDMAエンジンの駆動＆割り込み検出：サンプルデザインあり～
Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編①）～外部LED駆動とAXI BRAMのデータ比較のテストベンチサンプル：サンプルデザインあり～
【回路設計ヒント】Spartan®-6 FPGA ファミリから Spartan®-7 FPGA ファミリへの置き換え ～データシート編～
【Versal™ACAP】HDMI Example Design【Vivado® ML 2021.2】
【回路設計ヒント】MIGのピンスワップ
FPGAの置換（Spartan®-6 FPGA ファミリ）第5回 （置換時の基板設計への影響）
仕様書がない／RTLや回路図しか存在しない場合の置き換えサービス
Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP（VIP）を利用したシミュレーション（基本編）～VIPの概要とbase sample designの環境構築～
【回路設計ヒント】トランシーバのリファレンスクロックをユーザークロックとして使用する方法
FPGAの置換（Spartan®-6 FPGA ファミリ）第4回 （置換可能なデバイス選定：デバイスグレード編）
【回路設計ヒント】Spartan®-6 FPGA ファミリから Spartan®-7 FPGA ファミリへの置き換え ～A/Dコンバータ・DDRメモリインタフェース編～
【回路設計ヒント】トランシーバのリファレンスクロック使用時の注意点
シミュレーションツールを用いたFPGAの等価確認手法
FPGA実機を用いたデバッグと火入れ前検証のバランス（Design and Verification LANDSCAPE 2021-Vol4）
検証を楽にするSystemVerilogコーディング術（Design and Verification LANDSCAPE 2020-Vol5）
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