Vitis™ AIを用いたPyTorchモデルの実装フローをYOLOX用いてご紹介！<実装編>
皆さまこんにちは！TEPPE-AIです！ 今回ご紹介するものは 「Vitis™ AIを用いたPyTorchモデルの実装フローをYOLOX...
ModelSimの使い方～補足3 波形検索機能編～
この記事でわかること ModelSim/QuestaSimで使える3種類の波形検索機能 波形ウインドで特定の信号値で検索する方法 TAB...
ModelSimの使い方～補足2 波形ウインド分割の変更編～
この記事でわかること ModelSim/QuestaSimの波形ウインドを分割するWindow Pane機能の概要と活用シーン 複数のW...
ModelSimの使い方～補足1 波形保存指定と波形表示カラー設定編～
この記事でわかること ModelSim/QuestaSimで波形保存を行うオプティマイズ設定 add waveコマンドとadd logコ...
【USB vs Thunderbolt™】データ渦の時代を生き抜く最新インタフェース事情
みなさん、こんにちは。テクノロジーの進化とともに、私たちの生活をとりまく"データ"は加速度的に増え続けています。大量のデータから価値ある...
Vitis™ AIを用いたPyTorchモデルの実装フローをYOLOX用いてご紹介！<準備編>
皆さまこんにちは！TEPPE-AIです！大変ご無沙汰しております。 今回ご紹介するものは 「Vitis™ AIを用いたPyTorchモデ...
シリアル通信「RS-232C」とは？
みなさん、「RS-232C」という言葉を聞いたことがありますか？一度はどこかで聞いたことがあるのではないでしょうか。電気屋さんのケーブル...
ネットワークアナライザ Wiresharkを使った音声RTPの再生について
みなさん、こんにちは。本ブログでは、ネットワークアナライザ Wiresharkを使った音声RTPの再生について記載します。 以前のブログ...
SystemVerilogの基礎知識（検証編）【その３：関数past、onehot / onehot0】
みなさん、こんにちは。 SystemVerilogは、「記述の簡略化」、「その簡略化によって防げる記述ミス」、「解析にかかる時間削減」な...
SystemVerilogの基礎知識（検証編）【その２：関数rose・fell・stable】
みなさん、こんにちは。 SystemVerilogは、「記述の簡略化」、「その簡略化によって防げる記述ミス」、「解析にかかる時間削減」な...
環境にやさしい小型機器への一歩：エナジーハーベストシステムの構築に役立つ電源ICとは？
低コストで適度な寿命を持つことから、依然としてIoTセンサ、リモコン、玩具などの小型機器には乾電池が広く使用されています。しかし乾電池の...
クラウドサーバ×オンプレサーバで大容量データを賢くバックアップ
大容量データのバックアップにおける課題 現代のビジネス環境では、データは企業の重要な資産となっており、データのバックアップは絶対に欠かせ...
無線通信機器で使用するボタン電池寿命を最大10倍延ばす「ブースターIC」とは？
みなさん、こんにちは。無線通信機器の世界では、小型化とエネルギー効率の高さが常に追求されるテーマです。日常生活から産業用途に至るまで、さ...
【11/17開催・無料】FPGA設計におけるリビジョン管理システムの活用
ウェビナー 昨年11月に開催し、大変ご好評をいただきましたセミナー「FPGA設計におけるリビジョン管理システムの活用」につきまして、多く...
【11/18開催＊保守中ユーザー様限定＊】Questa Base/Coreトレーニングウェビナー③～コードカバレッジ編～
ウェビナー Questa Base/Coreに新たに搭載されたVisualizerを使ったコードカバレッジを有効にしたシミュレーションの...
【11/19開催・無料】はじめてのFPGA開発 ～全体像と選定のポイントをやさしく解説～
ウェビナー このウェビナーで学べること FPGAデバイス選定で押さえるべきポイント スロットマシンを題材にしたFPGA開発の流れ カウン...
HDL PROJECT Block Memory Generator(8.4)でURAMを使用する方法(一例)
FPGA設計中にBlock Memory GeneratorでURAMを使用するケースがありました。 HDL PROJECTのため、UR...
【11/26開催・無料】 EMC対策設計ウェビナーシリーズ 第3回「クロストーク対策と電源インピーダンスを理論的に考える」
ウェビナー 基板設計におけるクロストークや電源ノイズの問題は、経験則だけでは対処しきれないケースも少なくありません。EMC対策設計ウェビ...
【12/1開催・無料】今すぐ始められるFPGA設計資産再利用化の策 6選
ウェビナー 弊社で開催している仕様書や製品に関するウェビナーのアンケートにて設計資産の再利用に課題を抱えているとのコメントを多くいただい...
【12/8開催・無料】「Questa Lint紹介ウェビナー」～書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術～
ウェビナー このウェビナーで分かること RTL設計でよくあるヒューマンエラー（信号定義、結線ミス、ビット幅の設定ミス など） 初期段階の...
最近の記事
タグ
- FPGA (267)
- 設計 (204)
- 検証 (108)
- Vivado (80)
- 受付終了 (74)
- ModelSim (52)
- 半導体 (45)
- AI (40)
- メモリ (33)
- QuestaSim (31)
- Micron (30)
- MPSoC (29)
- Vitis (24)
- Versal (21)
- モデルベース開発 (20)
- Vitis AI (20)
- 電源 (19)
- SystemVerilog (18)
- アナログ回路 (17)
- Simulink (16)
- SSD (15)
- サーバ/ストレージ (13)
- IoT (10)
- 受付中 (10)
- アサーション (9)
- GPU (9)
- Nexperia (9)
- PetaLinux (8)
- 5G (7)
- クロック (7)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (5)
- So-One (5)
- SiTime (5)
- 組み込みLinux (5)
- Verilog (5)
- 【シリーズ】VHDL初級編 (5)
- 映像伝送 (4)
- Questa Lint (4)
- CDC (4)
- 【シリーズ】Yocto ProjectによるLinuxの作成 (4)
- イーサネット (3)
- マイコン (3)
- PCIe (3)
- Microchip (3)
- クラウド (3)
- シリアル通信 (3)
- MaxLinear (3)
- カメラ (2)