設計
新しい順 | 古い順
【3/12開催*保守中ユーザー様限定*】アサーションベース検証実践ウェビナー
【3/5開催*保守中ユーザー様限定*】Questa Base/Coreトレーニングウェビナー③~コードカバレッジ編~
【3/4開催*保守中ユーザー様限定*】初心者のためのテストベンチ記述 ~Verilog_SystemVerilog編~
【3/3開催・無料】FPGA設計への生成AI活用の第一歩 ~生成AIと等価性検証ツールを用いたRTLリファクタリング/VHDL-Verilog変換~
【2/26AM開催・無料】知っていると楽しい半導体設計の世界<後編>〜半導体設計者のためのRTL設計の歴史と進化〜
【2/25開催・無料】AXI検証自動化ソリューション紹介ウェビナー ~AXIバスの課題を永続的に解決する検証環境/ノウハウをご提供~
【2/12開催・無料】QuestaSim Visualizerで役立つ実践的デバッグフロー紹介ウェビナー
【2/5開催・無料】Questa Base紹介ウェビナー ~デバッグ機能が充実したQuestaエントリーモデル~
【2/4開催・無料】AMD社FPGA コスト重視ファミリーと長期供給ソリューション紹介ウェビナー
【10/30開催・無料】EMC対策設計ウェビナーシリーズ 第1回「不要輻射(EMI)のメカニズムと対策方法」
Vivado® ML Editionで表示されるメッセージについて 【第1回】
【Versal™ACAP】PCIe Link Debug②【Vivado® ML 2021.2】
PetaLinux® ビルド時間の短縮方法
【Versal™ACAP】PCIe Link Debug【Vivado® ML 2021.2】
【Vivado® ML 2022.1】をインストールしてVCK190 評価キットのプロジェクトを作成してみた
【Vivado®で使用するXDCファイルの基本的な記述例】第4回 Vivado®からみるXDCファイルの優先度、省略できる記述
【Versal™ACAP】I2C Example Design Clock切り替え編 Part2【Vivado® ML 2021.2】
【Versal™ACAP】I2C Example Design Clock切り替え編 Part1【Vivado® ML 2021.2】
FPGAの置換(Spartan®-6 FPGA ファミリ)第6回(置換可能なデバイス選定:メモリインタフェース編)
最近の記事
タグ
- FPGA (236)
- 設計 (170)
- 検証 (87)
- Vivado (77)
- ModelSim (45)
- 半導体 (44)
- 受付終了 (44)
- AI (39)
- メモリ (30)
- MPSoC (28)
- Micron (28)
- Vitis (24)
- Versal (20)
- Vitis AI (20)
- QuestaSim (20)
- モデルベース開発 (19)
- Simulink (16)
- SystemVerilog (16)
- 電源 (15)
- SSD (14)
- アナログ回路 (12)
- サーバ/ストレージ (12)
- Nexperia (10)
- IoT (9)
- 受付中 (8)
- GPU (8)
- アサーション (7)
- クロック (7)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (6)
- 5G (6)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- 組み込みLinux (4)
- CDC (4)
- Verilog (4)
- イーサネット (3)
- マイコン (3)
- Microchip (3)
- クラウド (3)
- シリアル通信 (3)
- Questa Lint (3)
- MaxLinear (3)
- PCIe (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- EOL (1)





