設計
新しい順 | 古い順
【6/18開催・無料】FPGA置き換えソリューションウェビナー
【6/5開催】書いた瞬間に決まっているRTLの品質をその場で向上させるリント活用術 〜FPGAの品質を左右する全集中の記述にはツールが不可欠〜「Questa Lint紹介ウェビナー」
Vivado® ML Editionで表示されるメッセージについて 【第1回】
【Versal™ACAP】PCIe Link Debug②【Vivado® ML 2021.2】
PetaLinux® ビルド時間の短縮方法
【Versal™ACAP】PCIe Link Debug【Vivado® ML 2021.2】
【Vivado® ML 2022.1】をインストールしてVCK190 評価キットのプロジェクトを作成してみた
【Vivado®で使用するXDCファイルの基本的な記述例】第4回 Vivado®からみるXDCファイルの優先度、省略できる記述
【Versal™ACAP】I2C Example Design Clock切り替え編 Part2【Vivado® ML 2021.2】
【Versal™ACAP】I2C Example Design Clock切り替え編 Part1【Vivado® ML 2021.2】
FPGAの置換(Spartan®-6 FPGA ファミリ)第6回(置換可能なデバイス選定:メモリインタフェース編)
【回路設計ヒント】Spartan®-6 FPGA ファミリから Spartan®-7 FPGA ファミリへの置き換え ~データシート編~
【Versal™ACAP】HDMI Example Design【Vivado® ML 2021.2】
【回路設計ヒント】MIGのピンスワップ
FPGAの置換(Spartan®-6 FPGA ファミリ)第5回 (置換時の基板設計への影響)
仕様書がない/RTLや回路図しか存在しない場合の置き換えサービス
【回路設計ヒント】トランシーバのリファレンスクロックをユーザークロックとして使用する方法
FPGAの置換(Spartan®-6 FPGA ファミリ)第4回 (置換可能なデバイス選定:デバイスグレード編)
【回路設計ヒント】Spartan®-6 FPGA ファミリから Spartan®-7 FPGA ファミリへの置き換え ~A/Dコンバータ・DDRメモリインタフェース編~
最近の記事
タグ
- FPGA (230)
- 設計 (162)
- 検証 (78)
- Vivado (72)
- 受付終了 (46)
- 半導体 (44)
- ModelSim (41)
- AI (40)
- メモリ (26)
- Micron (26)
- MPSoC (24)
- Vitis (22)
- モデルベース開発 (19)
- Vitis AI (19)
- Versal (18)
- Simulink (16)
- QuestaSim (15)
- SSD (14)
- 電源 (12)
- サーバ/ストレージ (12)
- SystemVerilog (11)
- アナログ回路 (10)
- Nexperia (9)
- GPU (8)
- IoT (7)
- VoIP (7)
- MPS (7)
- ディスクリート/ロジック (6)
- アサーション (6)
- 受付中 (6)
- クロック (6)
- 5G (5)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- マイコン (3)
- Microchip (3)
- 組み込みLinux (3)
- Questa Lint (3)
- MaxLinear (3)
- CDC (3)
- イーサネット (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- クラウド (2)
- シリアル通信 (2)
- EOL (1)
- CPUボード (1)
- PCIe (1)





