メモリ基本講座（動画編）「DDR4から進化したDDR5の新機能」
皆さんこんにちは！ 本日はメモリに関するTips動画についてご紹介します！ 少しでも多くの方に最新のメモリやSSDの情報について知ってい...
Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編③）～DUAL Zynq® UltraScale+™ MPSoCのシミュレーション方法：サンプルデザインあり～
前編（発展編②）まではVIPを使用したシミュレーションを紹介しました。 複数のZynq® UltraScale+™ MPSoCデバイスを...
メモリ基本講座（動画編）「NANDによって変わるSSD選択」
皆さんこんにちは！ 本日はメモリに関するTips動画についてご紹介します！ 少しでも多くの方に最新のメモリやSSDの情報について知ってい...
Zynq® UltraScale+™ MPSoC PetaLinux®でQSPI起動データの作成（前編）
皆さん、こんにちは。 AMD ザイリンクス社 Zynq® UltraScale+™ MPSoCのPetaLinuxをBOOTするのは、J...
MATLAB®スクリプトでSimulink®モデルを修正してみた【第2回】Simulink® APIの基本2 （モデル編集のAPI）
このブログでは、自動車業界で普及している、モデルベース設計ツールのMathWorks社のSimulink®で作成したモデルを、MATLA...
Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編②）～AXI CDMAエンジンの駆動＆割り込み検出：サンプルデザインあり～
今回は前編で使用したデザインにAXI-CDMAを追加し、割り込みを使用するサンプルデザインの作成と、Zynq® UltraScale+™...
Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用したシミュレーション（発展編①）～外部LED駆動とAXI BRAMのデータ比較のテストベンチサンプル：サンプルデザインあり～
前回は、Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP （VIP）を利用し...
【回路設計ヒント】Spartan®-6 FPGA ファミリから Spartan®-7 FPGA ファミリへの置き換え ～データシート編～
みなさん、こんにちは。世界的な半導体の供給不足等で設計開発に影響が出ていてAMD ザイリンクス社のSpartan®-6 FPGAファミリ...
【Versal™ACAP】HDMI Example Design【Vivado® ML 2021.2】
みなさん、こんにちは。 今回は、VCK190上でHDMI Example Designを動かしてみました。動作が確認できるまでの過程や注...
【回路設計ヒント】MIGのピンスワップ
FPGAの端子配置をしても基板のパターン設計時に端子をスワップしたということは多々あるかと思います。本ブログでは、MIGでアサインしたメ...
【アナログ回路豆知識】ツェナーダイオードの応用回路例 第2回 ～低消費電力回路例～
前回のブログ 【アナログ回路豆知識】ツェナーダイオードの応用回路例では、ツェナーダイオードの応用回路例について紹介しました。今回はこの続...
FPGAの置換（Spartan®-6 FPGA ファミリ）第5回 （置換時の基板設計への影響）
世界的な半導体の供給不足等で設計開発に影響が出ています。AMD ザイリンクス社でも、Spartan®-6 FPGA ファミリの入手が困難...
【8/4・8/5開催】【AI検討をされているリーダー/マネージャー向け】AIによるDX化に向けて~失敗で終わらないために~
ウェビナー AIによるDX化に向けて~失敗で終わらないために~ 「AI活用で自社製品の価値/競争力を高められないか？」「AIを導入して社...
MATLAB®スクリプトでSimulink®モデルを修正してみた【第1回】Simulink® APIの基本1 （基礎の基礎）
このブログでは、自動車業界で普及している、モデルベース設計ツールのMathWorks社のSimulink®で作成したモデルを、MATLA...
仕様書がない／RTLや回路図しか存在しない場合の置き換えサービス
皆さんこんにちは。本ブログでは、『仕様書がない、RTLしか存在しない場合の置き換えサービス』について紹介します。 既存製品の設計資産（C...
Vivado®2020.2でZynq® UltraScale+™ MPSoC Verification IP（VIP）を利用したシミュレーション（基本編）～VIPの概要とbase sample designの環境構築～
2019.2リリース以前のバージョンでは、Vivado®の[File]→[Open Example Project]をクリックし[Bas...
【回路設計ヒント】トランシーバのリファレンスクロックをユーザークロックとして使用する方法
みなさん、こんにちは。今回はトランシーバのクロック入力端子(MGTREFCLK)に接続されているクロックを、ユーザークロックとして使用す...
FPGAの置換（Spartan®-6 FPGA ファミリ）第4回 （置換可能なデバイス選定：デバイスグレード編）
世界的な半導体の供給不足等で設計開発に影響が出ています。AMD ザイリンクス社でも、Spartan®-6 FPGA ファミリの入手が困難...
【回路設計ヒント】Spartan®-6 FPGA ファミリから Spartan®-7 FPGA ファミリへの置き換え ～A/Dコンバータ・DDRメモリインタフェース編～
みなさんこんにちは。AMD ザイリンクス社のSpartan®-6 FPGAファミリから Spartan®-7 FPGAファミリへの置き換...
【Microchipマイコンで便利に】MPLAB® Code Configuratorを使用した簡単ペリフェラルドライバ実装 (タイマ設定・GPIO設定)
みなさんこんにちは。今回は、Microchip社のマイコンをご存知ない方でも、MPLAB® Code Configuratorを使用する...
最近の記事
-
Zynq™ UltraScale+™ MPSoC リモートアップデートについて
-
【7/10開催・無料】FPGA設計の資産構築・共有化を後押しするサービスご紹介ウェビナー
-
【7/11開催・無料ウェビナー】RISC-V最前線：RISC-VデザインセンターとC2RTL高位設計メソドロジーによるRISC-Vアクセラレータ開発
-
設計と検証に関する生成AI / LLM活用の議論（Design and Verification LANDSCAPE 2024-Vol2）
-
SystemVerilogにおけるレースコンディション（Design and Verification LANDSCAPE 2024-Vol1）
タグ
- FPGA (227)
- 設計 (156)
- 検証 (80)
- Vivado (71)
- AI (41)
- ModelSim (40)
- 受付終了 (40)
- 半導体 (39)
- メモリ (25)
- Micron (25)
- MPSoC (24)
- Vitis (22)
- モデルベース開発 (19)
- Vitis AI (19)
- Versal (18)
- Simulink (16)
- QuestaSim (15)
- SSD (13)
- サーバ/ストレージ (11)
- SystemVerilog (11)
- 受付中 (10)
- Nexperia (9)
- GPU (8)
- IoT (7)
- アナログ回路 (7)
- アサーション (7)
- VoIP (7)
- ディスクリート/ロジック (6)
- クロック (6)
- 5G (5)
- So-One (5)
- SiTime (5)
- 電源 (4)
- 映像伝送 (4)
- Microchip (3)
- 組み込みLinux (3)
- MaxLinear (3)
- イーサネット (2)
- マイコン (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- クラウド (2)
- シリアル通信 (2)
- Questa Lint (2)
- CPUボード (1)
- PCIe (1)
- ジッタバッファ (1)
- Quartus (1)
- SVA (1)