FPGA
新しい順 | 古い順
モデルベースデザイン(MBD)を活用したOFDM方式ソフトウェア無線(SDR)のRFSoC実装
検証資産の再利用 – Verification IP（Design and Verification LANDSCAPE 2021-Vol2）
Xilinx社Zynq® UltraScale+™ MPSoCに複数のDPUコアを実装し各々のDPUコア上で異なるVitis™ AI Model Zooを動かしてみた
Vivado®2020.2 MPSoCプロジェクト修復の一例
【新人ブログ ミンガラバー】VHDL初級編 part.4 ～階層設計～
【ModelSim®使用方法】結果波形の比較方法
【Versal™ACAP】機能紹介 NoC Simulation編
DCモータモデルをSimulink®で作ってみた
【FPGAテストベンチ/検証ノウハウ】テストベンチTEXTIOの使い方 (VHDL編)
Zynq® UltraScale+™ MPSoCにおける U-bootを使ってeMMCデバイスを書き込む方法（TFTP編）
【Versal™ACAP】機能紹介 NoC編(2)
簡単に始めるFPGA電源見積と電源選定
【回路設計ヒント】FPGAの端子と回路図の接続信号との確認方法
【新人ブログ ミンガラバー】VHDL初級編 part.3 ～順序回路～
【FPGAテストベンチ/検証ノウハウ】テストベンチによるクロック信号/リセット信号の生成（Verilog編）
リチウムイオンバッテリモデルをSimulink®で作ってみた 【第3回】SOCを変数とする近似式でEocv, R, Cを表現するモデル編
【回路設計ヒント】IBISモデルの出力
【Versal™ ACAP】機能紹介 NoC編
オープンソースのPyTorchモデルをVitis™ AI (1.4)を用いて、So-One KITで動かしてみた
最近の記事
タグ
- FPGA (218)
- 設計 (145)
- 検証 (79)
- Vivado (71)
- ModelSim (41)
- 半導体 (40)
- AI (36)
- 受付終了 (34)
- メモリ (25)
- Micron (25)
- Vitis (22)
- MPSoC (22)
- モデルベース開発 (19)
- Vitis AI (19)
- Versal (18)
- Simulink (16)
- QuestaSim (14)
- SSD (13)
- サーバ/ストレージ (11)
- 電源 (10)
- SystemVerilog (10)
- アナログ回路 (9)
- 受付中 (9)
- Nexperia (9)
- GPU (8)
- アサーション (7)
- VoIP (7)
- MPS (7)
- IoT (6)
- ディスクリート/ロジック (6)
- クロック (6)
- 5G (5)
- So-One (5)
- SiTime (5)
- 映像伝送 (4)
- Microchip (3)
- 組み込みLinux (3)
- MaxLinear (3)
- イーサネット (2)
- マイコン (2)
- カメラ (2)
- Haivision (2)
- ティアフォー (2)
- クラウド (2)
- シリアル通信 (2)
- Questa Lint (2)
- EOL (1)
- CPUボード (1)
- PCIe (1)
- ジッタバッファ (1)